[發(fā)明專利]異步數(shù)字校正電路、方法、設(shè)備、存儲(chǔ)介質(zhì)

有效

• 申請(qǐng)?zhí)枺?/td>: 202011479640.7
• 申請(qǐng)日: 2020-12-10
• 公開（公告）號(hào): CN112578899B
• 公開（公告）日: 2023-08-29
• 發(fā)明（設(shè)計(jì)）人: 李釗
• 申請(qǐng)（專利權(quán)）人: 海光信息技術(shù)股份有限公司
• 主分類號(hào): G06F1/3287
• 分類號(hào): G06F1/3287
• 代理公司: 北京天達(dá)共和知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 11586
• 代理人: 薛侖

1.一種異步數(shù)字校正電路，用于對(duì)帶外接上拉電阻的IIC總線斷電后將所述上拉電阻斷電時(shí)產(chǎn)生的信號(hào)誤判斷為起始信號(hào)而出現(xiàn)時(shí)鐘誤打開的情況進(jìn)行異步校正，其特征在于，包括：

計(jì)數(shù)單元，在所述上拉電阻的電源被關(guān)閉后，對(duì)時(shí)鐘進(jìn)行倒計(jì)時(shí)計(jì)數(shù)并在預(yù)設(shè)范圍內(nèi)產(chǎn)生輸出結(jié)果；

比較單元，將所述計(jì)數(shù)單元的所述輸出結(jié)果與預(yù)定值進(jìn)行比較，并在滿足預(yù)定條件的情況下，輸出比較結(jié)果；

異步觸發(fā)單元，根據(jù)所述比較單元輸出的所述比較結(jié)果，輸出異步觸發(fā)信號(hào)；

時(shí)鐘控制模塊，包括至少一級(jí)觸發(fā)器，所述異步觸發(fā)單元輸出的所述異步觸發(fā)信號(hào)經(jīng)過(guò)所述至少一級(jí)觸發(fā)器產(chǎn)生發(fā)送給模擬電路的時(shí)鐘使能信號(hào)，

時(shí)鐘關(guān)閉單元，將所述比較單元輸出的所述比較結(jié)果傳輸至所述異步觸發(fā)單元，并使經(jīng)過(guò)所述時(shí)鐘控制模塊產(chǎn)生的所述時(shí)鐘使能信號(hào)清零以關(guān)閉所述時(shí)鐘。

2.如權(quán)利要求1所述的異步數(shù)字校正電路，其特征在于，

所述計(jì)數(shù)單元在SCL上升沿、SCL下降沿、IIC起始信號(hào)至少一者為預(yù)定輸出值時(shí)被清零。

3.如權(quán)利要求1所述的異步數(shù)字校正電路，其特征在于，

所述預(yù)定條件為所述計(jì)數(shù)單元的輸出結(jié)果與所述預(yù)定值相等。

4.如權(quán)利要求1所述的異步數(shù)字校正電路，其特征在于，

所述至少一級(jí)觸發(fā)器至少包括四級(jí)觸發(fā)器。

5.如權(quán)利要求1所述的異步數(shù)字校正電路，其特征在于，

所述計(jì)數(shù)單元為8bit計(jì)數(shù)器，計(jì)數(shù)范圍為0～2^8-1；

所述預(yù)定值為自定義8bit數(shù)值。

6.一種異步數(shù)字校正方法，用于對(duì)帶外接上拉電阻的IIC總線斷電后將所述上拉電阻斷電時(shí)產(chǎn)生的信號(hào)誤判斷為起始信號(hào)而出現(xiàn)時(shí)鐘誤打開的情況進(jìn)行異步校正，其特征在于，包括：

計(jì)數(shù)步驟，在所述上拉電阻的電源被關(guān)閉后，對(duì)時(shí)鐘進(jìn)行倒計(jì)時(shí)計(jì)數(shù)并在預(yù)設(shè)范圍內(nèi)產(chǎn)生輸出結(jié)果；

比較步驟，將所述計(jì)數(shù)步驟的所述輸出結(jié)果與預(yù)定值進(jìn)行比較，并在滿足預(yù)定條件的情況下，輸出比較結(jié)果；

異步觸發(fā)步驟，根據(jù)所述比較步驟輸出的所述比較結(jié)果，輸出異步觸發(fā)信號(hào)；

時(shí)鐘控制步驟，通過(guò)至少一級(jí)觸發(fā)器傳輸信號(hào)，所述異步觸發(fā)步驟輸出的所述異步觸發(fā)信號(hào)經(jīng)過(guò)所述至少一級(jí)觸發(fā)器產(chǎn)生發(fā)送給模擬電路的時(shí)鐘使能信號(hào)，

時(shí)鐘關(guān)閉步驟，將所述比較步驟輸出的所述比較結(jié)果傳輸至所述異步觸發(fā)步驟，并使經(jīng)過(guò)所述時(shí)鐘控制步驟產(chǎn)生的所述時(shí)鐘使能信號(hào)清零以關(guān)閉所述時(shí)鐘。

7.如權(quán)利要求6所述的異步數(shù)字校正方法，其特征在于，

所述計(jì)數(shù)步驟中，計(jì)數(shù)單元在SCL上升沿、SCL下降沿、IIC起始信號(hào)至少一者為預(yù)定輸出值時(shí)被清零。

8.如權(quán)利要求6所述的異步數(shù)字校正方法，其特征在于，

所述預(yù)定條件為所述計(jì)數(shù)步驟中的輸出結(jié)果與所述預(yù)定值相等。

9.如權(quán)利要求6所述的異步數(shù)字校正方法，其特征在于，

所述至少一級(jí)觸發(fā)器至少包括四級(jí)觸發(fā)器；

所述計(jì)數(shù)步驟中的計(jì)數(shù)范圍為0～2^8-1；

所述預(yù)定值為自定義8bit數(shù)值。

10.一種計(jì)算機(jī)設(shè)備，包括存儲(chǔ)器和處理器，所述存儲(chǔ)器中存儲(chǔ)有計(jì)算機(jī)程序，所述處理器執(zhí)行所述計(jì)算機(jī)程序時(shí)實(shí)現(xiàn)如權(quán)利要求6-9中任一項(xiàng)所述的方法。

11.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其特征在于，所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)上存儲(chǔ)有計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)如權(quán)利要求6-9中任一項(xiàng)所述的方法。