[發(fā)明專利]一種FPGA與微控制器間實時可靠的波形數(shù)據(jù)傳輸電路有效
| 申請?zhí)枺?/td> | 202011475493.6 | 申請日： | 2020-12-14 |
| 公開（公告）號： | CN112596438B | 公開（公告）日： | 2022-06-21 |
| 發(fā)明（設(shè)計）人： | 孔祥偉;李文華;吳浩偉;鄧?yán)?/a>;蔡凱;李銳;姜波;李小謙;李可維;李鵬;汪文濤;蔡久青;金翔;歐陽暉;吳鈁;張煒龍;廖于翔;張正卿;張鵬程;帥驍睿;金惠峰;周樑;邢賀鵬 | 申請（專利權(quán)）人： | 武漢第二船舶設(shè)計研究所（中國船舶重工集團公司第七一九研究所） |
| 主分類號： | G06F13/14 | 分類號： | G06F13/14 |
| 代理公司： | 北京律譜知識產(chǎn)權(quán)代理有限公司 11457 | 代理人： | 黃云鐸 |
| 地址： | 430205 湖北省武漢*** | 國省代碼： | 湖北;42 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 fpga 控制器 實時 可靠 波形 數(shù)據(jù)傳輸 電路 | ||
1.一種FPGA與微控制器間實時可靠的波形數(shù)據(jù)傳輸電路，其特征在于，包括：沖突檢測模塊，波形數(shù)據(jù)候選存儲模塊，數(shù)據(jù)跨時鐘域模塊，波形數(shù)據(jù)采集模塊以及微控制器接口模塊：
所述波形數(shù)據(jù)采集模塊用于向其前端的模數(shù)轉(zhuǎn)換模塊發(fā)出開始轉(zhuǎn)換信號，以使得所述模數(shù)轉(zhuǎn)換模塊基于所述開始轉(zhuǎn)換信號對目標(biāo)信號進(jìn)行模數(shù)轉(zhuǎn)換，并且波形數(shù)據(jù)采集模塊基于所述開始轉(zhuǎn)換信號進(jìn)行數(shù)據(jù)接收并基于數(shù)據(jù)刷新時刻生成數(shù)據(jù)有效信號，并且根據(jù)所述數(shù)據(jù)有效信號生成數(shù)據(jù)展寬信號，所述數(shù)據(jù)展寬信號的寬度大于所述數(shù)據(jù)有效信號，并且所述數(shù)據(jù)展寬信號的中心與所述數(shù)據(jù)有效信號的邊沿對齊；
數(shù)據(jù)跨時鐘域模塊基于所述數(shù)據(jù)有效信號對所采集的波形數(shù)據(jù)進(jìn)行存儲；
所述沖突檢測模塊接收所述波形數(shù)據(jù)采集模塊的所述數(shù)據(jù)展寬信號和所述微控制器接口模塊發(fā)出的讀取波形數(shù)據(jù)信號，并基于所述讀取波形數(shù)據(jù)信號向所述數(shù)據(jù)跨時鐘域模塊發(fā)出兩次讀取請求信號，第一次讀取請求信號與所述讀取波形數(shù)據(jù)信號同步，第二次讀取請求信號與第一次讀取請求信號之間間隔時間大于所述數(shù)據(jù)展寬信號有效長度；
所述數(shù)據(jù)跨時鐘域模塊分別基于兩次讀取請求信號進(jìn)行數(shù)據(jù)讀取并將所讀取數(shù)據(jù)送往波形數(shù)據(jù)候選存儲模塊并采用不同的寄存器存儲；
并且所述沖突檢測模塊將第二次讀取請求信號和數(shù)據(jù)展寬信號進(jìn)行檢測比對，確定所述第二次讀取請求信號與數(shù)據(jù)展寬信號是否同時有效，如果同時有效則視為沖突，并且所述沖突檢測模塊將沖突信號送到所述波形數(shù)據(jù)候選存儲模塊，若沒有沖突發(fā)生，則所述波形數(shù)據(jù)候選存儲模塊將存儲的第二次讀取的數(shù)據(jù)輸出給所述微控制器接口模塊，若有沖突發(fā)生，則所述波形數(shù)據(jù)候選存儲模塊將所存儲的第一次讀取的數(shù)據(jù)輸出給所述微控制器接口模塊；
所述微控制器接口模塊將其所接收到的數(shù)據(jù)返回給所述微控制器。
2.根據(jù)權(quán)利要求1所述的FPGA與微控制器間實時可靠的波形數(shù)據(jù)傳輸電路，其特征在于，所述數(shù)據(jù)展寬信號寬度滿足如下要求：
展寬信號有效時間N×T1，且N/2×T1T2；
其中N為正整數(shù)，T1為時鐘區(qū)域1時鐘的周期，T2為時鐘區(qū)域2時鐘的周期。
3.根據(jù)權(quán)利要求1所述的FPGA與微控制器間實時可靠的波形數(shù)據(jù)傳輸電路，其特征在于，所述沖突檢測模塊、所述波形數(shù)據(jù)候選存儲模塊、所述數(shù)據(jù)跨時鐘域模塊、所述波形數(shù)據(jù)采集模塊以及所述微控制器接口模塊均為FPGA內(nèi)可通過硬件描述語言verilog或VHDL進(jìn)行描述，從而實現(xiàn)的硬件邏輯數(shù)字電路。
4.根據(jù)權(quán)利要求1所述的FPGA與微控制器間實時可靠的波形數(shù)據(jù)傳輸電路，其特征在于，所述數(shù)據(jù)跨時鐘域模塊為具備兩個時鐘接口、可以存儲和讀取數(shù)據(jù)的存儲單元。
5.根據(jù)權(quán)利要求1所述的FPGA與微控制器間實時可靠的波形數(shù)據(jù)傳輸電路，其特征在于，所述微控制器接口模塊為能夠識別微控制器的讀寫請求，并且能夠接收和傳輸數(shù)據(jù)到微控制器的硬件邏輯電路。
6.根據(jù)權(quán)利要求1-5之一所述的FPGA與微控制器間實時可靠的波形數(shù)據(jù)傳輸電路，其特征在于，所述FPGA為可編程硬件。
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