[發明專利]三維半導體器件

有效

• 申請號: 202011474031.2
• 申請日: 2016-04-01
• 公開（公告）號: CN112599531B
• 公開（公告）日: 2022-03-22
• 發明（設計）人: 鄭夛惲;金智慧;樸株院
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11575
• 分類號: H01L27/11575;H01L27/11565;H01L27/11551;H01L27/1157;H01L27/11578;H01L27/11582
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 程丹辰

本發明公開了一種三維半導體器件，該三維半導體器件包括：在基板上的電極結構，該基板包括第一區和第二區，該電極結構包括順序地層疊在基板上的接地選擇電極、單元電極和串選擇電極，其中接地選擇電極、單元電極和串選擇電極分別包括接地選擇焊盤、單元焊盤和串選擇焊盤，該接地選擇焊盤、該單元焊盤和該串選擇焊盤在基板的第二區中限定階梯結構；穿透每個單元焊盤和在每個單元焊盤下面的電極結構的一部分的多個虛設柱；和電連接到每個單元焊盤的單元接觸插塞，其中每個虛設柱穿透在相鄰的單元焊盤之間的邊界，以及其中相鄰的單元焊盤共用虛設柱。

本申請是針對申請日為2016年4月1日、申請號為201610203765.4、發明名稱為“三維半導體器件”的專利申請的分案申請。

技術領域

實施方式涉及半導體器件，更具體地，涉及三維(3D)半導體器件。

背景技術

半導體器件已經被高集成以提供用戶所要求的高性能和低成本。半導體器件的集成度會直接影響半導體器件的成本，所以需要高集成的半導體器件。常規二維(2D)或平面存儲器件的集成度可以主要由單位存儲單元占據的面積確定，因此，常規2D存儲器件的集成度會大大地受形成精細圖案的技術影響。然而，因為需要極昂貴的裝置來形成精細圖案，所以2D存儲器件的集成度持續增加，但是仍然受到限制。

包括三維布置的存儲單元的半導體器件(例如，三維(3D)存儲器件)已經被發展從而克服上述限制。然而，3D存儲器件的可靠性會由于其結構特性而劣化。

發明內容

實施方式可以提供具有優良的可靠性的三維(3D)半導體器件。

實施方式還可以提供能夠最小化或防止電極結構的劣化的3D半導體器件。

在一個方面，三維(3D)半導體器件可以包括設置在包括第一區和第二區的基板上的電極結構。電極結構可包括順序地層疊在基板上的接地選擇電極、單元電極和串選擇電極。接地選擇電極、單元電極和串選擇電極可以分別包括接地選擇焊盤、單元焊盤和串選擇焊盤，該接地選擇焊盤、單元焊盤和串選擇焊盤在第二區中構成階梯結構。3D半導體器件可以還包括穿透每個單元焊盤和設置在每個單元焊盤下面的電極結構的多個虛設柱以及電連接到每個單元焊盤的單元接觸插塞。每個虛設柱可以穿透在每個單元焊盤和與每個單元焊盤相鄰的焊盤之間的邊界。每個單元焊盤和與每個單元焊盤的兩側相鄰的焊盤可以共用虛設柱。

在實施方式中，電極結構可以在平行于基板的頂表面的第一方向上延伸。虛設柱可以包括在第一方向上布置的一對第一虛設柱以及在第一方向上布置并且在交叉第一方向的第二方向上與該對第一虛設柱間隔開的一對第二虛設柱。

在實施方式中，該對第一虛設柱中的一個可以穿透在每個單元焊盤和與每個單元焊盤相鄰的上部焊盤之間的第一邊界，該對第一虛設柱中的另一個可以穿透在每個單元焊盤和與每個單元焊盤相鄰的下部焊盤之間的第二邊界。該對第二虛設柱中的一個可以穿透第一邊界，該對第二虛設柱中的另一個可以穿透第二邊界。

在實施方式中，虛設柱可以設置為當從平面圖看時圍繞單元接觸插塞。

在實施方式中，第一虛設柱中的一個可以在交叉第一和第二方向的第三方向上與第二虛設柱中的一個對準。第一虛設柱中的所述一個、單元接觸插塞和第二虛設柱中的所述一個可以在第三方向上彼此對準。

在實施方式中，當從平面圖看時，虛設柱可以分別設置在假想多邊形的頂點處。當從平面圖看時，單元接觸插塞可以設置在假想多邊形的中心點處。

在實施方式中，假想多邊形可以是四邊形。

在實施方式中，單元接觸插塞可以設置在第一虛設柱之間從而在第一方向上與第一虛設柱對準。

在實施方式中，單元接觸插塞可以在第一方向上與另一個單元接觸插塞對準，該另一個單元接觸插塞電連接到與每個單元焊盤直接相鄰的另一個單元焊盤。