[發明專利]靜態隨機存儲器及其控制方法

在審

• 申請號: 202011448019.4
• 申請日: 2020-12-09
• 公開（公告）號: CN112562759A
• 公開（公告）日: 2021-03-26
• 發明（設計）人: 鄭承恩;林本成
• 申請（專利權）人: 泉芯集成電路制造（濟南）有限公司
• 主分類號: G11C11/418
• 分類號: G11C11/418;G11C11/419
• 代理公司: 北京品源專利代理有限公司 11332
• 代理人: 孟金喆

本發明實施例公開了一種靜態隨機存儲器及其控制方法。靜態隨機存儲器包括多條字線、多條位線、多個存儲單元、讀取輔助電路和控制信號線，所述存儲單元連接至對應的字線和位線；所述讀取輔助電路的控制端連接至所述控制信號線，所述讀取輔助電路的第一端和第二端分別連接至不同的字線；所述讀取輔助電路用于在控制信號的控制下導通，以使對應的兩條字線連通。與現有技術相比，本發明實施例簡化了讀取輔助電路的結構，從而減小了讀取輔助電路所占用的面積、減小了電路漏電、提升了靜態隨機存儲器對干擾的容忍度、提升了穩定性和可靠性。

技術領域

本發明實施例涉及半導體技術領域，尤其涉及一種靜態隨機存儲器及其控制方法。

背景技術

存儲器分為閃存(Flash)、動態隨機存儲器(Dynamic Random Access Memory，DRAM)和靜態隨機存儲器(Static Random-Access Memory，SRAM)。其中，相比于Flash和DRAM，SRAM以其讀寫速度快及不需要周期性更新的特點，成為關鍵性系統存儲模塊的首選，如CPU與主存之間的高速緩存等。

隨著半導體技術的發展，SRAM的操作電壓越來越低，這使得SRAM的電壓容忍度越來越低。在現有技術中，為了提升SRAM的電壓容忍度，通常在SRAM中增加讀取輔助電路。然而，現有的讀取輔助電路的結構復雜，因此占用的面積較大、漏電較大。

發明內容

本發明實施例提供一種靜態隨機存儲器及其控制方法，以簡化讀取輔助電路的結構，從而減小讀取輔助電路所占用的面積、減小電路漏電。

第一方面，本發明實施例提供了一種靜態隨機存儲器，包括：

多條字線、多條位線和多個存儲單元，所述存儲單元連接至對應的字線和位線；

讀取輔助電路和控制信號線，所述讀取輔助電路的控制端連接至所述控制信號線，所述讀取輔助電路的第一端和第二端分別連接至不同的字線；所述讀取輔助電路用于在控制信號的控制下導通，以使對應的兩條字線連通。

可選地，所述讀取輔助電路連接于相鄰兩條所述字線之間；

或者，所述讀取輔助電路連接的兩條所述字線間隔N條所述字線，N為正整數。

可選地，每條所述字線均連接有對應的所述讀取輔助電路。

可選地，所述讀取輔助電路包括：第一晶體管，所述第一晶體管的柵極作為所述讀取輔助電路的控制端，所述第一晶體管的第一極作為所述讀取輔助電路的第一端，所述第一晶體管的第二極作為所述讀取輔助電路的第二端。

可選地，所述存儲單元包括：

第一反相器和第二反相器，所述第一反相器的輸入端和所述第二反相器的輸出端連接，所述第一反相器的輸出端和所述第二反相器的輸入端連接；

第二晶體管，連接于所述第一反相器的輸入端和第一位線之間；

第三晶體管，連接于所述第一反相器的輸出端和第二位線之間；

所述第一晶體管、所述第二晶體管和所述第三晶體管均為N型晶體管或P型晶體管。

可選地，靜態隨機存儲器還包括：有效存儲區和無效存儲區；

所述存儲單元設置于所述有效存儲區；所述讀取輔助電路設置于所述無效存儲區。

可選地，靜態隨機存儲器還包括：

第一導電圖案層，包括多條字線，所述字線由所述有效存儲區延伸至所述無效存儲區；

第二導電圖案層，包括多條導電連接線；所述讀取輔助電路通過所述導電連接線與所述字線連接。