[發明專利]一種漸變溝道的SiC MOSFET及其自對準工藝

有效

• 申請號: 202011432795.5
• 申請日: 2020-12-10
• 公開（公告）號: CN112670344B
• 公開（公告）日: 2022-07-22
• 發明（設計）人: 孫博韜;張清純
• 申請（專利權）人: 復旦大學
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/10;H01L29/36;H01L21/336
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 王潔平

本發明公開了一種漸變溝道的SiC MOSFET及其自對準工藝。該SiC MOSFET包括第一摻雜類型的SiC襯底；在襯底上生長的第一摻雜類型的外延層；在外延層里注入形成的第二摻雜類型的阱；在阱內注入形成的第一摻雜類型源極；第二摻雜類型歐姆接觸區域；在外延層表面的柵氧化層、柵極、隔離介質層以及金屬源極；和SiC襯底底部相接的漏極；從第二摻雜類型的阱區邊界到第一摻雜類型源極的接近表面部分，溝道摻雜從源極側到JFET區側逐漸降低，在JFET區附近等效摻雜降為0，同時靠近源極的阱峰值摻雜濃度最淺，而從源極側到JFET區側逐漸變深。本發明主要用于降低器件的溝道電阻，從而提升器件的性能或降低成本。

技術領域

本發明涉及SiC 功率器件設計及制造領域，具體涉及一種MOSFET類型器件結構及其自對準工藝。

背景技術

SiC功率MOSFET是一種單極型電壓控制器件，主要應用在電源、功率處理系統中，起著控制電能變換的作用。相對于傳統Si基功率器件，SiC器件更容易實現高壓、低損耗和高功率密度，因而逐漸成為市場的主流。當前限制MOSFET器件成本降低和參數進一步提升的一個重要因素是如何降低其導通電阻（單位芯片面積導通電阻），它由多個分布電阻串聯組成，而由于其表面MOS結構的反型層遷移率相對于體遷移率要低很多，因此溝道電阻又是其重要制約因素。特別是對于擊穿電壓相對較低的器件如650V/900V/1200V，該部分電阻占比更高。

當前降低溝道電阻的最主要方式是通過刻蝕工藝降低溝道長度，如基于側墻或多晶氧化的自對準工藝，但該技術又要受到反向穿通的限制，難以進一步降低。而另一方面，由于組成器件的雜質元素在SiC中難以擴散，通常需要離子注入實現。這就使得常規工藝下的SiC MOSFET器件的溝道摻雜在整個溝道長度內近乎一致，這就意味著在MOS結構達到反型閾值時，其反型層電子濃度和遷移率在整個溝道內也一致，這也限制了溝道電阻的降低。

發明內容

針對上述現有技術的不足，本發明在現有平面SiC MOSFET的基礎上，提出一種新型的漸變溝道的SiC MOSFET結構，擬同時兼顧溝道電阻的降低及反向保護溝道穿通。同時，給出了兩種與當前主流工藝兼容的制備方法。

本發明的技術方案具體介紹如下。

一種漸變溝道的SiC MOSFET，其包括：

第一摻雜類型的SiC襯底；

在SiC襯底上生長的第一摻雜類型的SiC外延層；

在SiC外延層里注入形成的第二摻雜類型的阱；

在阱內注入形成的第一摻雜類型源極；

第二摻雜類型歐姆接觸區域；

在SiC外延層表面的柵氧化層、柵極、隔離介質層、以及金屬源極；

和SiC襯底底部相接的金屬漏極；

其中：SiC外延層為第一摻雜類型的低雜區域，SiC襯底為第一摻雜類型的高摻雜區域；第二摻雜類型的阱為第二摻雜類型的中等摻雜區域，第二摻雜類型歐姆接觸區域為第二摻雜類型的高摻雜區域；從第二摻雜類型的阱區邊界到第一摻雜類型源極的接近表面部分，第二摻雜類型溝道摻雜從源極側到JFET區側逐漸降低，在JFET區附近等效摻雜降為0，同時源極附近的峰值摻雜濃度最淺，而從源極側到JFET區側逐漸變深。

本發明中，第一摻雜類型為N型，第二摻雜類型為P型；或者第一摻雜類型為P型，第二摻雜類型為N型。

本發明中，表面溝道處第二摻雜類型雜質的摻雜濃度及注入深度均為漸變結構，摻雜濃度漸變范圍覆蓋1×10¹⁶-5×10¹⁸量級，深度為0~0.5μm。。