[發明專利]半導體器件和用于制造半導體器件的方法

在審

• 申請號: 202011431818.0
• 申請日: 2020-12-07
• 公開（公告）號: CN113345890A
• 公開（公告）日: 2021-09-03
• 發明（設計）人: 彭成毅;李松柏
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L27/092;H01L21/8234;H01L21/8238
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

公開了在FET器件的源極/漏極(S/D)區域之間具有核?殼納米結構化溝道區域的半導體器件的結構，以及制造半導體器件的方法。半導體器件包括：襯底；納米結構化層的堆疊件，具有設置在襯底上的第一和第二納米結構化區域；以及包裹第二納米結構化區域的納米結構化殼區域。納米結構化殼區域和第二納米結構化區域具有彼此不同的半導體材料。半導體器件還包括設置在襯底上的第一和第二源極/漏極(S/D)區域以及設置在第一和第二S/D區域之間的全環柵(GAA)結構。第一和第二S/D區域中的每個包括包裹每個第一納米結構化區域的外延區域，并且GAA結構包裹每個納米結構化殼區域。

技術領域

本申請的實施例涉及半導體器件和用于制造半導體器件的方法。

背景技術

隨著半導體技術的進步，對更高的存儲容量、更快的處理系統和更高的性能的需求不斷增長。為了滿足這些需求，半導體工業繼續按比例縮小半導體器件的尺寸，諸如包括平面MOSFET和鰭式場效應晶體管(finFET)的金屬氧化物半導體場效應晶體管(MOSFET)。這種按比例縮小已經增加了半導體制造工藝的復雜性。

發明內容

本申請的一些實施例提供了一種半導體器件，包括：襯底；納米結構化層的堆疊件，具有設置在所述襯底上的第一納米結構化區域和第二納米結構化區域；納米結構化殼區域，包裹所述第二納米結構化區域，其中，所述納米結構化殼區域和所述第二納米結構化區域具有彼此不同的半導體材料；第一源極/漏極(S/D)區域和第二源極/漏極區域，設置在所述襯底上，其中，所述第一源極/漏極區域和所述第二源極/漏極區域中的每個包括包裹每個所述第一納米結構化區域的外延區域；以及全環柵(GAA)結構，設置在所述第一源極/漏極區域和所述第二源極/漏極區域之間并且包裹每個所述納米結構化殼區域。

本申請的另一些實施例提供了一種半導體器件，包括：第一場效應晶體管(FET)，包括：第一納米結構化層的堆疊件，設置在襯底上，其中，每個所述第一納米結構化層包括第一納米結構化區域和第二納米結構化區域，第一納米結構化殼區域，包裹所述第二納米結構化區域，其中，所述第一納米結構化殼區域和所述第二納米結構化區域具有彼此不同的半導體材料，第一外延區域，包裹每個所述第一納米結構化區域，和第一全環柵(GAA)結構，設置在所述第一納米結構化層的堆疊件上并且包裹每個所述第一納米結構化殼區域；以及第二場效應晶體管，包括：第二納米結構化層的堆疊件，設置在襯底上，其中，每個所述第二納米結構化層包括第三納米結構化區域和第四納米結構化區域，第二納米結構化殼區域，包裹所述第四納米結構化區域，其中，所述第二納米結構化殼區域和所述第四納米結構化區域具有彼此不同的半導體材料，并且其中，所述第一納米結構化殼區域和所述第二納米結構化殼區域具有彼此不同的材料組成，第二外延區域，包裹每個所述第三納米結構化區域，其中，所述第二外延區域的導電類型不同于所述第一外延區域，和第二全環柵結構，設置在所述第二納米結構化層的堆疊件上并且包裹每個所述第二納米結構化殼區域。

本申請的又一些實施例提供了一種用于制造半導體器件的方法，包括：在襯底上形成具有第一納米結構化區域和第二納米結構化區域的納米結構化層的堆疊件；修改所述第二納米結構化區域以形成納米結構化核區域；外延生長包裹所述納米結構化核區域的納米結構化殼區域；生長包裹每個所述第一納米結構化區域的第一外延區域和第二外延區域；在所述第一外延區域和所述第二外延區域之間形成包裹每個所述納米結構化殼區域的全環柵(GAA)結構；以及沿著所述全環柵結構的柵極子區域的側壁形成第一內部間隔件和第二內部間隔件，其中，所述柵極子區域嵌入在所述納米結構化層的堆疊件內。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A和圖1B至圖1D分別示出了根據一些實施例的具有核-殼納米結構的半導體器件的等距視圖和截面圖。

圖1E和圖1F至圖1G分別示出了根據一些實施例的具有鈍化層的半導體器件的等距視圖和截面圖。