[發明專利]存儲器數據讀取系統

在審

• 申請號: 202011416867.7
• 申請日: 2020-12-07
• 公開（公告）號: CN112466357A
• 公開（公告）日: 2021-03-09
• 發明（設計）人: 高會閣;汪齊方
• 申請（專利權）人: 普冉半導體（上海）股份有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22;G11C7/10
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 王江富

本發明公開了一種存儲器數據讀取系統，數字控制模塊將外部時鐘進行N倍分頻得到一級讀時鐘；模擬控制模塊包括電阻電容延時電路、與邏輯電路；電阻電容延時電路用于將一級讀時鐘進行遲延得到遲延讀信號；與邏輯電路將一級讀時鐘同遲延讀信號相與，得到二級讀時鐘；讀時序控制模塊以二級讀時鐘作為工作時鐘，控制靈敏放大器輸出所選地址對應存儲單元中的數據。本發明的存儲器數據讀取系統，無論在外部時鐘快還是慢，均能及時結束儲器存儲單元每個讀操作周期中的預充電，避免了存儲器芯片讀數據預充電時間過長耗電大且對存儲單元有干擾的問題。

技術領域

本發明涉及存儲器技術領域，特別涉及一種存儲器數據讀取系統。

背景技術

閃存是一種長壽命的非易失性(在斷電情況下仍能保持所存儲的數據信息)的存儲器，通常包括多個讀取電路，用于讀取呈陣列的存儲單元中的信息；每個讀操作往往需要在一個時間周期內完成，從選定的讀取電路的位線上選取讀操作發生的存儲單元串，然后讀取特定存儲單元的信息；讀取電路通常還包括一鎖存電路和一第一電容；位線上依次串接有一第一M0S(Metal 0xide semiconductor金屬氧化物半導體，簡稱M0S)管和一第二M0S管，鎖存電路與第一電容分別連接至第一M0S管和第二M0S管的串聯節點，第一M0S管用于在處于第一高電位的一第一控制電壓的控制下對第一電容進行預充電，第二M0S管用于在處于第二高電位的一第二控制電壓的控制下為至少一個存儲單元串供電；每個讀操作在一時間周期內完成，每個時間周期按時間順序依次包括預充電時間，感應時間，鎖存時間以及放電時間；

存儲器進行讀數據的時候需要時序信號對內部靈敏放大器進行控制，讀數據的時間主要為預充電時間、感應、鎖存。傳統的讀數據處理如圖1所示，外部時鐘SCLK通過數字控制模塊進行分頻產生讀時序RCLK提供給讀時序控制模塊，外部時鐘SCLK也提供給地址選擇模塊進行存儲地址的選擇，通過存儲陣列將存儲器內部數據送給靈敏放大器，讀時序控制模塊來控制靈敏放大器輸出選擇好的內部數據。數字控制模塊分頻產生的讀時序RCLK，會受到外部時鐘RCLK的影響。同樣倍數分頻，當外部時鐘RCLK頻率高時數字控制模塊分頻產生的讀時序RCLK脈沖寬度短，這使得存儲器進行讀數據的內部預充電時間較短，讀取速度較快；但在外部時鐘RCLK頻率低時，數字控制模塊分頻產生的讀時序RCLK脈沖寬度會較長，這使得存儲器進行讀數據的內部預充電時間會較長，會影響存儲器讀取速度且導致存儲芯片耗電大。

發明內容

本發明要解決的技術問題是提供一種存儲器數據讀取系統，無論在外部時鐘快還是慢，均能及時結束儲器存儲單元每個讀操作周期中的預充電，避免了存儲器芯片讀數據預充電時間過長耗電大且對存儲單元有干擾的問題。

為解決上述技術問題，本發明提供的存儲器數據讀取系統，其包括數字控制模塊、模擬控制模塊、讀時序控制模塊、靈敏放大器、地址選擇模塊以及存儲陣列；

所述地址選擇模塊，以外部時鐘SCLK為工作時鐘，將所選地址的存儲單元中的數據會從存儲陣列輸出到靈敏放大器；

所述數字控制模塊，用于將外部時鐘SCLK進行N倍分頻得到一級讀時鐘RCLK1，其脈沖寬度為m個外部時鐘周期，N為大于1的整數，m為小于N的正數；

所述模擬控制模塊，包括電阻電容延時電路、與邏輯電路；

所述電阻電容延時電路，用于將一級讀時鐘RCLK1進行遲延得到遲延讀信號TCLK；

所述與邏輯電路，將所述一級讀時鐘RCLK1同所述遲延讀信號TCLK相與，得到二級讀時鐘RCLK2；

所述讀時序控制模塊，以所述二級讀時鐘RCLK2作為工作時鐘，控制靈敏放大器輸出所選地址對應存儲單元中的數據。

較佳的，所述數字控制模塊，由其內部分頻器利用外部時鐘SCLK的上升沿進行N倍分頻得到一級讀時鐘RCLK1。