[發明專利]3D存儲器件及其制造方法

有效

• 申請號: 202011409870.6
• 申請日: 2020-12-03
• 公開（公告）號: CN112614854B
• 公開（公告）日: 2022-06-10
• 發明（設計）人: 肖亮;伍術
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11582
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純;張靖琳

本申請公開了一種3D存儲器件及其制造方法，該3D存儲器件包括：CMOS電路；以及存儲單元陣列，存儲單元陣列包括：疊層結構，疊層結構包括交替堆疊的多個層間介質層與多個柵極導體；貫穿疊層結構的多個溝道柱；公共源區，與每個溝道柱的一端電連接，每個溝道柱的另一端與CMOS電路電連接；以及導電插塞，與公共源區電連接，并且自公共源區向存儲單元陣列的遠離CMOS電路的表面延伸，從而提供較短的導電路徑，并且該導電插塞在3D存儲器件的制造過程中還可以作為放電路徑以保護3D存儲器件。

技術領域

本發明涉及存儲器技術領域，特別涉及一種3D存儲器件及其制造方法。

背景技術

存儲器件的存儲密度的提高與半導體制造工藝的進步密切相關。隨著半導體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。為了進一步提高存儲密度，已經開發出三維結構的存儲器件(即，3D存儲器件)。3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。

現有的3D存儲器件主要用作非易失性的閃存。兩種主要的非易失性閃存技術分別采用NAND和NOR結構。與NOR存儲器件相比，NAND存儲器件中的讀取速度稍慢，但寫入速度快，擦除操作簡單，并且可以實現更小的存儲單元，從而達到更高的存儲密度。因此，采用NAND結構的3D存儲器件獲得了廣泛的應用。

在NAND結構的3D存儲器件中，采用半導體襯底形成CMOS電路，采用疊層結構形成存儲單元陣列，該疊層結構包括選擇晶體管和存儲晶體管的柵極導體，然后將CMOS電路和存儲單元陣列彼此鍵合。在該3D存儲器件中，采用大量金屬布線提供CMOS電路與存儲單元陣列之間的電連接，布線密度的增加將會影響3D存儲器件的良率和可靠性。期望進一步改進3D存儲器件的結構及其制造方法，以提高3D存儲器件的良率和可靠性。

發明內容

鑒于上述問題，本發明的目的在于提供一種3D存儲器件及其制造方法，通過導電插塞將公共源區的導電路徑從陣列單元的的遠離CMOS電路的表面引出，減小了導電路徑的長度，并且該導電插塞在3D存儲器件的制造過程中還可以作為放電路徑以保護3D存儲器件，從而提高3D存儲器件的良率和可靠性。

根據本發明的實施例的一方面，提供一種3D存儲器件，包括：CMOS電路；以及存儲單元陣列，所述存儲單元陣列包括：疊層結構，所述疊層結構包括交替堆疊的多個層間介質層與多個柵極導體；貫穿所述疊層結構的多個溝道柱；公共源區，與每個所述溝道柱的一端電連接，每個所述溝道柱的另一端與所述CMOS電路電連接；以及導電插塞，與所述公共源區電連接，并且自所述公共源區向所述存儲單元陣列的遠離所述CMOS電路的表面延伸。

可選地，所述公共源區包括導電層，所述存儲單元陣列還包括：隔離層，與所述疊層結構分別位于所述導電層的相對的兩個表面；以及源極引線，位于所述隔離層的遠離所述導電層的表面，其中，所述導電插塞穿過所述隔離層并分別與所述導電層、所述源極引線連接。

可選地，所述存儲單元陣列還包括：CMOS電路引線，位于所述隔離層的遠離所述導電層的表面并與所述源極引線分隔；以及導電通道，其一端與所述CMOS電路電連接，另一端穿過所述導電層和所述隔離層，并與所述CMOS電路引線連接。

根據本發明的實施例的另一方面，提供一種3D存儲器件的制造方法，包括：形成存儲單元陣列；形成CMOS電路；以及將所述存儲單元陣列與所述CMOS電路電連接，所述存儲單元陣列包括：疊層結構，所述疊層結構包括交替堆疊的多個層間介質層與多個柵極導體；貫穿所述疊層結構的多個溝道柱；公共源區，與每個所述溝道柱的一端電連接，每個所述溝道柱的另一端與所述CMOS電路電連接；以及導電插塞，與所述公共源區電連接，并且自所述公共源區向所述存儲單元陣列的遠離所述CMOS電路的表面延伸。