[發(fā)明專利]像素電路及其驅(qū)動方法

在審

• 申請?zhí)枺?/td>: 202011406237.1
• 申請日: 2020-12-03
• 公開（公告）號: CN112382236A
• 公開（公告）日: 2021-02-19
• 發(fā)明（設(shè)計）人: 韓志斌
• 申請（專利權(quán)）人: 深圳市華星光電半導(dǎo)體顯示技術(shù)有限公司
• 主分類號: G09G3/3225
• 分類號: G09G3/3225;G09G3/3258
• 代理公司: 深圳紫藤知識產(chǎn)權(quán)代理有限公司 44570
• 代理人: 裴磊磊

1.一種像素電路，其特征在于，所述像素電路包括：

驅(qū)動單元、下拉單元和發(fā)光單元；其中，

所述驅(qū)動單元的控制端電性連接第一節(jié)點，所述驅(qū)動單元的第一端接入工作電壓，所述驅(qū)動端單元的第二端電性連接第二節(jié)點；

所述下拉單元的控制端接入下拉控制信號，所述下拉單元的第一端電性連接所述第二節(jié)點，所述下拉單元的第二端電性連接公共接地電壓；所述下拉單元用于在所述像素電路進行復(fù)位時使所述第二節(jié)點接入所述公共接地電壓，以拉低所述第二節(jié)點的電位；

所述發(fā)光單元的第一端電性連接所述第二節(jié)點，所述發(fā)光單元的第二端電性連接所述公共接地電壓。

2.如權(quán)利要求1所述的像素電路，其特征在于，所述像素電路還包括寫入單元，所述寫入單元的控制端接入第一控制信號，所述寫入單元的第一端電性連接數(shù)據(jù)線，所述寫入單元的第二端電性連接所述第一節(jié)點。

3.如權(quán)利要求2所述的像素電路，其特征在于，所述像素電路還包括感測單元，所述感測單元的控制端接入第二控制信號，所述感測單元的第一端電性連接所述第二節(jié)點，所述感測單元的第二端電性連接感測線。

4.如權(quán)利要求3所述的像素電路，其特征在于，所述像素電路還包括存儲單元，所述存儲單元的第一端電性連接所述第一節(jié)點，所述存儲單元的第二端電性連接所述第二節(jié)點。

5.如權(quán)利要求4所述的像素電路，其特征在于，所述驅(qū)動單元包括第一薄膜晶體管，所述寫入單元包括第二薄膜晶體管，所述感測單元包括第三薄膜晶體管，所述下拉單元包括第四薄膜晶體管，所述存儲單元包括存儲電容，所述發(fā)光單元包括有機發(fā)光二極管；其中，

所述第一薄膜晶體管的柵極電性連接所述第一節(jié)點，所述第一薄膜晶體管的源極接入所述工作電壓，所述第一薄膜晶體管的漏極電性連接所述第二節(jié)點；

所述第二薄膜晶體管的柵極接入所述第一控制信號，所述第二薄膜晶體管的源極電性連接所述數(shù)據(jù)線，所第二薄膜晶體管的漏極電性連接所述第一節(jié)點；

所述第三薄膜晶體管的柵極接入所述第二控制信號，所述第三薄膜晶體管的源極電性連接所述第二節(jié)點，所述第三薄膜晶體管的漏極電性連接所述感測線；

所述第四薄膜晶體管的柵極接入所述下拉控制信號，所述第四薄膜晶體管的源極電性連接所述第二節(jié)點，所述第四薄膜晶體管的漏極電性連接所述公共接地電壓；

所述存儲電容的第一端電性連接所述第一節(jié)點，所述存儲電容的第二端電性連接所述第二節(jié)點；

所述有機發(fā)光二極管的第一端電性連接所述第二節(jié)點，所述有機發(fā)光二極管的第二端電性連接所述公共接地電壓。

6.如權(quán)利要求5所述的像素電路，其特征在于，所述第一薄膜晶體管、所述第二薄膜晶體管、所述第三薄膜晶體管和所述第四薄膜晶體管為N型薄膜晶體管。

7.如權(quán)利要求6所述的像素電路，其特征在于，所述像素電路包括復(fù)位階段，在所述復(fù)位階段中，所述第一控制信號和所述第二控制信號提供低電平，所述下拉控制信號提供高電平。

8.如權(quán)利要求7所述的像素電路，其特征在于，所述像素電路還包括寫入階段，在所述寫入階段中，所述第一控制信號和所述第二控制信號提供高電平，所述下拉控制信號提供低電平。

9.如權(quán)利要求8所述的像素電路，其特征在于，所述像素電路還包括發(fā)光階段，在所述發(fā)光階段中，所述第一控制信號、所述第二控制信號和所述下拉控制信號提供低電平。

10.一種像素電路的驅(qū)動方法，用于驅(qū)動如權(quán)利要求1-9中任意一項所述的像素電路，其特征在于，在所述像素電路進行復(fù)位時，通過所述下拉單元使所述第二節(jié)點接入所述公共接地電壓，以拉低所述第二節(jié)點的電位。