[發(fā)明專利]一種高電源抑制比的電壓基準電路

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• 申請?zhí)枺?/td>: 202011393648.1
• 申請日: 2020-12-03
• 公開（公告）號: CN112416044A
• 公開（公告）日: 2021-02-26
• 發(fā)明（設計）人: 羅萍;楊秉中;王遠飛;楊健
• 申請（專利權）人: 電子科技大學
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 葛啟函

1.一種高電源抑制比的電壓基準電路，其特征在于，包括啟動模塊、零溫漂電流產生模塊和有源衰減器模塊，

所述零溫漂電流產生模塊包括第一電阻、第一NMOS管、第一PMOS管、第二PMOS管和運算放大器，第一NMOS管的柵極連接運算放大器的輸出端，其漏極連接第二PMOS管的柵極和漏極以及第一PMOS管的柵極并記為第一節(jié)點，其源極連接運算放大器的負向輸入端并通過第一電阻后連接地電平；運算放大器的正向輸入端連接第一PMOS管的漏極并輸出零溫漂電流，其電源端連接電源電壓，其接地端連接地電平；第一PMOS管和第二PMOS管的源極連接電源電壓；

所述啟動模塊用于在電源電壓建立時拉低所述零溫漂電流產生模塊中第一節(jié)點電位，使所述電壓基準電路脫離零狀態(tài)，啟動完成后所述啟動模塊退出工作；

所述有源衰減器模塊包括第二電阻、第三電阻和基準NMOS管，其中第一電阻、第二電阻和第三電阻的溫漂系數(shù)盡可能低，并根據(jù)第一NMOS管和基準NMOS管的特性曲線設置第三電阻和第一電阻的阻值，使得第一NMOS管和基準NMOS管工作在零溫漂點；

基準NMOS管的柵極連接第二電阻的一端和所述零溫漂電流，其漏極通過第三電阻后連接第二電阻的另一端并輸出基準電壓，其源極接地。

2.根據(jù)權利要求1所述的高電源抑制比的電壓基準電路，其特征在于，所述啟動模塊包括電容、第四PMOS管、第二NMOS管、第三NMOS管和第四NMOS管，

第二NMOS管的柵漏短接并連接第三NMOS管的柵極和第四PMOS管的漏極，其源極連接第三NMOS管和第四NMOS管的源極并接地；

第四NMOS管的柵極連接第三NMOS管的漏極并通過電容后連接電源電壓，其漏極連接第四PMOS管的柵極并連接所述第一節(jié)點；

第四PMOS管的源極連接電源電壓。

3.根據(jù)權利要求2所述的高電源抑制比的電壓基準電路，其特征在于，所述啟動模塊中的電容為MOS電容，由第三PMOS管實現(xiàn)，第三PMOS管的柵極連接第四NMOS管的柵極，其漏極和源極互連并連接電源電壓。