[發明專利]一種用于ESD防護電路的柵極接地場效應管及其制作方法

有效

• 申請號: 202011373648.5
• 申請日: 2020-11-30
• 公開（公告）號: CN112490240B
• 公開（公告）日: 2022-10-25
• 發明（設計）人: 胡濤
• 申請（專利權）人: 杰華特微電子股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L29/78;H01L21/336
• 代理公司: 杭州鈐韜知識產權代理事務所(普通合伙) 33329
• 代理人: 唐靈;趙杰香

本發明提出了一種用于ESD防護電路的柵極接地場效應管，包括襯底；形成于襯底上的阱區；位于阱區上的柵極，位于阱區內的源端和漏端，所述源端和漏端位于所述柵極的兩側；其中，所述漏端包括N型重摻區和P型重摻區，所述N型重摻區上連接有漏極，所述N型重摻區與所述P型重摻區構成齊納二極管，當ESD電流從所述漏極涌入時，所述齊納二極管發生齊納擊穿，使得所述N型重摻區和所述P型重摻區形成的結區中產生輔助載流子，該輔助載流子使得阱電阻上產生的壓降更快達到0.7V，更早觸發寄生NPN三極管開啟泄放ESD電流。

技術領域

本發明涉及半導體技術領域，尤其是涉及一種用于ESD防護電路的柵極接地場效應管及其制作方法。

背景技術

靜電放電(ESD：Electrostatic Discharge)，應該是造成所有電子元器件或集成電路系統造成過度電應力(EOS：Electrical Over Stress)破壞的主要元兇。因為靜電通常瞬間電壓非常高(＞幾千伏)，所以這種損傷是毀滅性和永久性的，會造成電路直接燒毀。據美國國家半導體公司(National-Semiconductor)數據統計表明，現今集成電路失效產品中的38％是由ESD/EOS所引起的。

在傳統設計中，柵極接地場效應管(GGNMOS)經常作為ESD防護器件來使用，其可以兼容絕大部分CMOS工藝。現有技術中，各個引腳均會使用柵極接地的場效應管(GGNMOS)進行ESD防護，主要利用漏端的N+/P-Well結發生雪崩擊穿，隨后雪崩擊穿的電流在阱電阻上產生的壓降使得寄生NPN三極管開啟并泄放ESD電流。伴隨著CMOS工藝器件特征尺寸的不斷減小，集成電路產品的性能不斷提升，柵氧厚度越來越薄，使得柵氧擊穿電壓BV(BreakdownVoltage) 顯著降低，這就直接導致ESD設計窗口上限減小。傳統的GGNMOS觸發電壓主要由N+/P-Well結雪崩擊穿電壓決定，其觸發電壓仍然相對較高。

請參見圖1和圖2，是傳統的用于ESD防護的GGNMOS管。如圖2器件版圖所示，該GGNMOS器件形成于P型半導體硅襯底10’上，其具有柵極(Gate)14’和位于柵極兩側的N型摻雜的源端(Source)11和漏端(Drain)12’，以及體端13’。該漏端12’接到I/O端口(Anode)，柵極14’、源端11’以及體端13’連接到地 (Cathode)，漏端12’接觸孔到多晶硅柵之間覆蓋硅化物阻擋層15’(Saliside Block， SAB，圖中虛線所示)。當被防護內部電路處于正常工作狀態時，由于GGNMOS 的柵極接地，I/O上的電壓不足以使漏端N+注入區與P-Well形成的反向PN結發生雪崩擊穿，因此GGNMOS屬于關斷狀態。當GGNMOS的陽極受到正向ESD 應力時，漏端的電壓升高，直至漏端的N+/P-Well結發生雪崩擊穿，隨后雪崩擊穿的電流在阱電阻上產生的壓降使得寄生NPN三極管開啟并泄放ESD電流。伴隨著CMOS工藝器件特征尺寸的不斷減小，集成電路產品的性能不斷提升，柵氧厚度越來越薄，使得柵氧擊穿電壓BV(BreakdownVoltage)顯著降低，這就直接導致ESD設計窗口上限減小。傳統的GGNMOS觸發電壓主要由N+/P-Well結雪崩擊穿電壓決定，其觸發電壓仍然相對較高。因此器件很容易在開啟泄流之前發生柵極被擊穿的問題。

發明內容

有鑒于此，本發明的目的在于提出一用于ESD防護電路的柵極接地場效應管。通過減小管子內部擊穿電壓(觸發電壓)，使得管子在開啟ESD泄流時，確保柵極不被擊穿燒毀，依次提高柵極接地場效應管的ESD防護能力。

根據本發明的目的提出的一種用于ESD防護電路的柵極接地場效應管，包括

襯底；

形成于襯底上的阱區；

位于阱區上的柵極，位于阱區內的源端和漏端，所述源端和漏端位于所述柵極的兩側；

其中，所述漏端包括N型重摻區和P型重摻區，所述N型重摻區上連接有漏極，所述N型重摻區與所述P型重摻區構成齊納二極管，