[發(fā)明專利]信號(hào)延時(shí)測(cè)試方法、裝置、計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)及電子設(shè)備

有效

• 申請(qǐng)?zhí)枺?/td>: 202011367009.8
• 申請(qǐng)日: 2020-11-26
• 公開(kāi)（公告）號(hào): CN112448867B
• 公開(kāi)（公告）日: 2022-06-21
• 發(fā)明（設(shè)計(jì)）人: 李冬梅;楊晶晶;王芳;鄢志權(quán)
• 申請(qǐng)（專利權(quán)）人: 海光信息技術(shù)股份有限公司
• 主分類號(hào): H04L43/50
• 分類號(hào): H04L43/50
• 代理公司: 北京超凡宏宇專利代理事務(wù)所(特殊普通合伙) 11463
• 代理人: 余菲

本申請(qǐng)?zhí)峁┮环N信號(hào)延時(shí)測(cè)試方法、裝置、計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)及電子設(shè)備，包括：通過(guò)多個(gè)第一信道，將第一發(fā)送端輸出的并行的數(shù)據(jù)輸入第一信號(hào)延時(shí)模型，以便進(jìn)行延時(shí)處理；并通過(guò)多個(gè)第二信道，將延時(shí)處理后的并行的數(shù)據(jù)發(fā)送給第一接收端；以及通過(guò)多個(gè)第二信道，將第一接收端輸出的并行的數(shù)據(jù)輸入第一信號(hào)延時(shí)模型，以便進(jìn)行延時(shí)處理；通過(guò)多個(gè)第一信道，將延時(shí)處理后的并行的數(shù)據(jù)發(fā)送給第一發(fā)送端。通過(guò)在兩個(gè)頂層模塊之間設(shè)置的第一信號(hào)延時(shí)模型對(duì)并行數(shù)據(jù)進(jìn)行模擬延時(shí)，從而可以測(cè)試延時(shí)數(shù)據(jù)處理能力，能夠在芯片設(shè)計(jì)的前期就實(shí)現(xiàn)對(duì)頂層模塊的延時(shí)數(shù)據(jù)處理能力的測(cè)量，改善了現(xiàn)有技術(shù)對(duì)數(shù)據(jù)處理模塊的測(cè)試不夠及時(shí)、快捷的問(wèn)題。

技術(shù)領(lǐng)域

本申請(qǐng)涉及計(jì)算機(jī)領(lǐng)域，具體而言，涉及一種信號(hào)延時(shí)測(cè)試方法、裝置、計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)及電子設(shè)備。

背景技術(shù)

在現(xiàn)有技術(shù)中，一個(gè)頂層模塊的tx接口與另一個(gè)頂層模塊的rx接口直接連接，且在上述的tx接口與rx接口之間，通常連接有多個(gè)信道。

在實(shí)際應(yīng)用過(guò)程中，多個(gè)信道的延時(shí)各不相同，作為發(fā)送方的頂層模塊將數(shù)據(jù)經(jīng)多個(gè)不同信道傳輸給作為接收方的頂層模塊后，經(jīng)過(guò)不同信道的數(shù)據(jù)由于信道的延時(shí)的不同，會(huì)產(chǎn)生不同的延時(shí)。作為接收方的頂層模塊中的數(shù)據(jù)處理模塊應(yīng)當(dāng)將從不同信道接收到的數(shù)據(jù)調(diào)整成不存在延時(shí)差異的數(shù)據(jù)。因此，需要對(duì)數(shù)據(jù)處理模塊是否具備良好的延時(shí)調(diào)節(jié)能力進(jìn)行測(cè)試。然而，現(xiàn)有技術(shù)中，通常是在芯片設(shè)計(jì)接近尾聲的階段才會(huì)進(jìn)行對(duì)數(shù)據(jù)處理模塊的測(cè)試，造成了測(cè)試不夠及時(shí)、快捷的問(wèn)題。

發(fā)明內(nèi)容

本申請(qǐng)實(shí)施例的目的在于提供一種信號(hào)延時(shí)測(cè)試方法、裝置、計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)及電子設(shè)備，用以改善現(xiàn)有技術(shù)對(duì)數(shù)據(jù)處理模塊的測(cè)試不夠及時(shí)快捷的問(wèn)題。

第一方面，本申請(qǐng)實(shí)施例提供了一種信號(hào)延時(shí)測(cè)試方法，所述方法包括：通過(guò)第一頂層模塊的第一發(fā)送端與第一信號(hào)延時(shí)模型之間的多個(gè)第一信道，將所述第一發(fā)送端輸出的并行的數(shù)據(jù)輸入所述第一信號(hào)延時(shí)模型；通過(guò)所述第一信號(hào)延時(shí)模型對(duì)所述并行的數(shù)據(jù)進(jìn)行延時(shí)處理；通過(guò)所述第一信號(hào)延時(shí)模型與第二頂層模塊的第一接收端之間的多個(gè)第二信道，將延時(shí)處理后的所述并行的數(shù)據(jù)發(fā)送給所述第一接收端，以測(cè)試所述第二頂層模塊的延時(shí)數(shù)據(jù)處理能力；以及通過(guò)所述多個(gè)第二信道，將所述第一接收端輸出的并行的數(shù)據(jù)輸入所述第一信號(hào)延時(shí)模型；通過(guò)所述第一信號(hào)延時(shí)模型對(duì)所述并行的數(shù)據(jù)進(jìn)行延時(shí)處理；通過(guò)所述多個(gè)第一信道，將延時(shí)處理后的所述并行的數(shù)據(jù)發(fā)送給所述第一發(fā)送端，以測(cè)試所述第一頂層模塊的延時(shí)數(shù)據(jù)處理能力。

在上述的實(shí)施方式中，可以在第一頂層模塊與第二頂層模塊之間設(shè)置第一信號(hào)延時(shí)模型。第一信號(hào)延時(shí)模型用于對(duì)第一頂層模塊的第一發(fā)送端輸出的并行數(shù)據(jù)分別進(jìn)行延時(shí)處理，并將處理后的并行數(shù)據(jù)發(fā)送到第二頂層模塊的第一接收端，從而測(cè)試第二頂層模塊的延時(shí)數(shù)據(jù)處理能力；第一信號(hào)延時(shí)模型還用于對(duì)第二頂層模塊的第一接收端輸出的并行數(shù)據(jù)分別進(jìn)行延時(shí)處理，并將處理后的并行數(shù)據(jù)發(fā)送到第一頂層模塊的第一發(fā)送端，以測(cè)試第一頂層模塊的延時(shí)數(shù)據(jù)處理能力。上述方法通過(guò)在兩個(gè)頂層模塊之間設(shè)置的第一信號(hào)延時(shí)模型對(duì)并行數(shù)據(jù)進(jìn)行模擬延時(shí)，從而可以分別測(cè)試第一頂層模塊以及第二頂層模塊的延時(shí)數(shù)據(jù)處理能力，利用第一信號(hào)延時(shí)模型進(jìn)行模擬延時(shí)，能夠在芯片設(shè)計(jì)的前期就實(shí)現(xiàn)對(duì)頂層模塊的延時(shí)數(shù)據(jù)處理能力的測(cè)量，改善了現(xiàn)有技術(shù)對(duì)數(shù)據(jù)處理模塊的測(cè)試不夠及時(shí)、快捷的問(wèn)題。

在一個(gè)可能的設(shè)計(jì)中，所述多個(gè)第一信道與所述多個(gè)第二信道一一對(duì)應(yīng)。

在上述的實(shí)施方式中，第一信道的數(shù)量與第二信道的數(shù)量可以相同，且第一信道與第二信道一一對(duì)應(yīng)。

在一個(gè)可能的設(shè)計(jì)中，每個(gè)所述第一信道均配置有與自身對(duì)應(yīng)的延時(shí)時(shí)間參數(shù)；每個(gè)所述第二信道均配置有與自身對(duì)應(yīng)的延時(shí)時(shí)間參數(shù)。