[發(fā)明專利]一種基于商用工藝的低資源消耗DICE觸發(fā)器設(shè)計(jì)方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202011359932.7
• 申請(qǐng)日: 2020-11-27
• 公開（公告）號(hào): CN113541652A
• 公開（公告）日: 2021-10-22
• 發(fā)明（設(shè)計(jì)）人: 張建;賴曉玲;王倩瓊;巨艇;鄧星星;戴璐
• 申請(qǐng)（專利權(quán)）人: 西安空間無線電技術(shù)研究所
• 主分類號(hào): H03K3/013
• 分類號(hào): H03K3/013
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 陳鵬

一種基于商用工藝的低資源消耗DICE觸發(fā)器設(shè)計(jì)方法，在不影響芯片設(shè)計(jì)流程的情況下，從65nm商用MOS器件SEU發(fā)生機(jī)理出發(fā)，利用多節(jié)點(diǎn)電荷共享收集所產(chǎn)生的節(jié)點(diǎn)翻轉(zhuǎn)再恢復(fù)Recovery效應(yīng)，對(duì)在DICE觸發(fā)器單元的物理版圖層面實(shí)現(xiàn)抗SEU的加固設(shè)計(jì)，實(shí)現(xiàn)代價(jià)小、資源消耗低、可靠性高的目的。

技術(shù)領(lǐng)域

本發(fā)明涉及一種基于商用工藝的低資源消耗DICE觸發(fā)器設(shè)計(jì)方法，屬于CMOS集成電路空間單粒子效應(yīng)防護(hù)領(lǐng)域。

背景技術(shù)

在空間輻射環(huán)境下，CMOS集成電路易受到單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的影響。SET/SEU的產(chǎn)生是當(dāng)由高能離子入射關(guān)態(tài)MOS管的漏區(qū)，在其路徑上會(huì)產(chǎn)生電子-空穴對(duì)。在電場(chǎng)的作用下，對(duì)于NMOS，電子向漏端漂移，對(duì)于PMOS，空穴向的漏極漂移，從而產(chǎn)生瞬態(tài)脈沖SET，若該SET產(chǎn)生的區(qū)域存在反向正反饋電路，且SET的脈沖能量被正反饋回路收集后改變了反饋回路的邏輯狀態(tài)，便會(huì)產(chǎn)生SEU。

DICE鎖存器是一種常用的SEU防護(hù)措施，它內(nèi)部有4個(gè)電荷存儲(chǔ)節(jié)點(diǎn)，其中每2個(gè)存儲(chǔ)節(jié)點(diǎn)存儲(chǔ)相同的邏輯電平值，當(dāng)能量粒子入射使其中某個(gè)節(jié)點(diǎn)的電位發(fā)生翻轉(zhuǎn)，其余3個(gè)存儲(chǔ)節(jié)點(diǎn)可通過DICE的雙互鎖存結(jié)構(gòu)將其電平值恢復(fù)。只有相關(guān)的兩個(gè)存儲(chǔ)節(jié)點(diǎn)同時(shí)受到高能粒子的影響時(shí)，才能引發(fā)整個(gè)電路的翻轉(zhuǎn)。因此DICE結(jié)構(gòu)能夠有效提高觸發(fā)器抗單粒子翻轉(zhuǎn)的能力，在0.13um以上工藝尺寸集成電路中，DICE結(jié)構(gòu)所構(gòu)成的觸發(fā)器由于其優(yōu)秀的抗SEU能力被大量使用。然而隨著工藝尺寸的減小，電荷共享效應(yīng)的影響隨之增強(qiáng)，為讓DICE觸發(fā)器滿足抗SEU指標(biāo)，需要使存儲(chǔ)相同邏輯電平的節(jié)點(diǎn)滿足安全距離，這些使得在65nm工藝節(jié)點(diǎn)上，基于傳統(tǒng)的DICE觸發(fā)器的版圖設(shè)計(jì)方法的面積至少為普通觸發(fā)器的3倍以上，極大的增加了觸發(fā)器在ASIC設(shè)計(jì)中的資源開銷。

發(fā)明內(nèi)容

本發(fā)明解決的技術(shù)問題是：針對(duì)目前現(xiàn)有技術(shù)中，ASIC設(shè)計(jì)中，傳統(tǒng)的DICE觸發(fā)器的版圖設(shè)計(jì)面積較大、開銷較多的問題，提出了一種基于商用工藝的低資源消耗DICE觸發(fā)器設(shè)計(jì)方法。

本發(fā)明解決上述技術(shù)問題是通過如下技術(shù)方案予以實(shí)現(xiàn)的：

一種基于商用工藝的低資源消耗DICE觸發(fā)器設(shè)計(jì)方法，步驟如下：

(1)對(duì)交叉耦合反相器的MOS管物理位置進(jìn)行調(diào)整，降低觸發(fā)器的鎖存器發(fā)生Recovery閾值；

(2)提高DICE觸發(fā)器的翻轉(zhuǎn)閾值以降低SEU發(fā)生幾率；

(3)對(duì)DICE觸發(fā)器的版圖進(jìn)行加固設(shè)計(jì)；

(4)確認(rèn)步驟(3)加固設(shè)計(jì)后的DICE觸發(fā)器的版圖是否存在DRC錯(cuò)誤，并進(jìn)行電路版圖后仿真，確保性能良好。

所述步驟(1)中，對(duì)交叉耦合反相器MOS管進(jìn)行調(diào)整的具體方法為，對(duì)對(duì)交叉耦合反相器的MOS管的漏極距離進(jìn)行減小，以實(shí)現(xiàn)Recovery閾值的降低及Recovery效應(yīng)發(fā)生幾率提升。

所述步驟(2)中，提高DICE觸發(fā)器的翻轉(zhuǎn)閾值具體方法為：

于同一DICE觸發(fā)器版圖結(jié)構(gòu)中，針對(duì)存儲(chǔ)相同邏輯電平的敏感節(jié)點(diǎn)及耦合節(jié)點(diǎn)，增加各敏感節(jié)點(diǎn)間的距離并減小各耦合節(jié)點(diǎn)間的距離以增加DICE觸發(fā)器的翻轉(zhuǎn)閾值。

所述步驟(3)中，對(duì)DICE觸發(fā)器的加固設(shè)計(jì)的方法具體為：

將觸發(fā)器的主鎖存器電路與從鎖存器電路進(jìn)行交錯(cuò)布局，并將輸入驅(qū)動(dòng)電路、輸出驅(qū)動(dòng)電路、時(shí)鐘驅(qū)動(dòng)電路設(shè)置于觸發(fā)器版圖中間位置以增大各對(duì)敏感節(jié)點(diǎn)間節(jié)點(diǎn)距離，并將各耦合節(jié)點(diǎn)按照工藝規(guī)則貼近擺放，將同一反相器電路中的NMOS管與PMOS管交叉放置。

本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于：