[發明專利]一種基于HEVC的高性能音視頻編碼裝置

有效

• 申請號: 202011336427.0
• 申請日: 2020-11-25
• 公開（公告）號: CN112532978B
• 公開（公告）日: 2022-04-22
• 發明（設計）人: 張俊凱;李光;耿炎;胡佳;龔志勇;左棟
• 申請（專利權）人: 中國電子科技集團公司第五十四研究所
• 主分類號: H04N19/12
• 分類號: H04N19/12;H04N19/184;H04N19/42;H04N5/765
• 代理公司: 河北東尚律師事務所 13124
• 代理人: 王文慶

1.一種基于HEVC的高性能音視頻編碼裝置，其特征在于，包括SDI視頻接口、PAL視頻接口、CameraLink視頻接口、HDMI視頻接口、音頻接口、同步數據輸出接口、控制接口、回報接口、FPGA、HEVC編碼核心板，所述FPGA用于實現SDI預處理模塊、PAL預處理模塊、CameraLink預處理模塊、音頻編碼模塊、控制指令解析模塊、回報組幀模塊和同步數據輸出模塊；

其中，SDI視頻接口接收標準SDI視頻數據，通過SDI視頻均衡器和SDI解串器將外部輸入的高速串行SDI視頻數據轉換為1對差分時鐘和5對差分數據，并輸出給FPGA的SDI預處理模塊；

PAL視頻接口接收外部標準PAL視頻數據，通過模數轉換芯片將串行模擬信號轉換為并行數字信號，并輸出給FPGA的PAL預處理模塊；

CameraLink視頻接口接收CameraLink數字信號，通過DS90CR286AMTD芯片將1對差分時鐘和4對差分數據轉換成1位時鐘和28位并行數據，并輸出給FPGA的CameraLink預處理模塊；

HDMI視頻接口通過HDMR插座將外部輸入的HDMI視頻數據解析為1對差分時鐘3對差分數據，并輸出給HEVC編碼核心板；

音頻接口通過TLV320AIC23BPW音頻芯片接收外部的MIC或Line音頻輸入，并通過I2S接口輸出給FPGA的音頻編碼模塊；

同步數據輸出接口接收FPGA的同步數據輸出模塊的數據，經過SN65HVD1476DGSR芯片，轉換為同步422數據輸出；

控制接口接收外部異步422控制信號，經過SN65HVD1476DGSR芯片轉換為單端信號后傳給FPGA的控制指令解析模塊；

回報接口接收FPGA的回報組幀模塊輸出的回報幀，并通過SN65HVD1476DGSR芯片轉換為異步422信號輸出；

FPGA的SDI預處理模塊接收SDI差分信號，轉換為單端信號，按照BT1120視頻標準提取有效視頻數據、幀同步、行同步信息，組成YUV420格式的視頻數據；同時檢測SDI視頻輸入的格式，將SDI視頻輸入格式信息輸出給FPGA的回報組幀模塊；

FPGA的PAL預處理模塊接收PAL并行數據，按照BT656視頻標準提取有效視頻數據、幀同步、行同步信息，組成YUV420格式的視頻數據；同時檢測PAL視頻輸入是否正常，將該信息輸出給FPGA的回報組幀模塊；

FPGA的CameraLink預處理模塊接收CameraLink并行數據，按照標準CameraLink協議提取有效視頻數據、幀同步、行同步信息，組成YUV420格式的視頻數據；同時檢測CameraLink視頻輸入是否正常，將該信息輸出給FPGA的回報組幀模塊；

FPGA的音頻編碼模塊從I2S接口接收原始音頻數據，使用G.729標準音頻壓縮算法實現音頻壓縮，壓縮后的音頻數據進入FPGA的同步數據輸出模塊；

FPGA的控制指令解析模塊從422芯片接收控制幀，控制幀固定幀長，包含固定幀頭2字節，編碼碼率、視頻編碼源、編碼幀率三個字節有效參數，以及校驗和；控制指令解析模塊按照幀協議，提取出編碼碼率、視頻編碼源、編碼幀率信息；根據視頻源的不同，分別選擇對應SDI、PAL、CameraLink視頻的YUV420數據發送給HEVC編碼核心板；同時，把編碼碼率和編碼幀率兩個參數發送給HEVC編碼核心板；

FPGA的回報組幀模塊采集SDI預處理模塊的SDI視頻輸入格式、PAL預處理模塊的PAL視頻正常與否信息、CameraLink預處理模塊的視頻輸入正常與否信息、HEVC編碼核心板的當前編碼碼率、編碼視頻源、編碼幀率、HEVC碼流的正常與否信息，按照回報幀協議組成回報幀，發送給422芯片；回報幀固定幀長，包含2字節固定幀頭、上述參數信息以及校驗和；

FPGA的同步數據輸出模塊接收HEVC編碼核心板壓縮后的視頻碼流，根據碼流的協議對碼流進行解析，檢測碼流的幀頭是否正確，碼流的幀計數是否連續，碼流的校驗是否正常，碼流的時鐘是否異常，并把這些信息發送給回報組幀模塊；此外，還接收壓縮后的音頻數據，與視頻碼流一同打包，組成固定長度的幀，發送給422芯片；

HEVC編碼核心板接收HDMI芯片的視頻數據，根據程序中預設的碼率、幀率參數，采用HEVC算法直接進行視頻壓縮，壓縮后的碼流通過SPI接口發送給FPGA的同步數據輸出模塊。