[發明專利]三維集成電路電磁仿真高質量網格快速生成方法及裝置

有效

• 申請號: 202011331519.X
• 申請日: 2020-11-24
• 公開（公告）號: CN112149336B
• 公開（公告）日: 2021-03-02
• 發明（設計）人: 唐章宏;鄒軍;黃承清;汲亞飛;王芬
• 申請（專利權）人: 北京智芯仿真科技有限公司
• 主分類號: G06F30/23
• 分類號: G06F30/23;G06T17/20
• 代理公司: 深圳市行一知識產權代理事務所(特殊普通合伙) 44453
• 代理人: 楊賢

本發明提供了三維集成電路電磁仿真高質量網格快速生成方法及裝置：步驟1收集并設置所有層的集成電路版圖多邊形的層信息，將各層多邊形投影到同一層并進行初始網格剖分；恢復多邊形的邊并在多邊形邊的交點插入新的網格節點；對投影到同一層的多邊形的邊進行簡化與對齊并進行三角形網格剖分；從xy平面方向對三角形網格進行自適應細分；步驟2將剖分的三角形網格在厚度方向擴展為三棱柱網格，并根據層界面縱向位置將其分割為多個三棱柱；根據多邊形的層信息確定平行平板場域跨越的層，從而確定分割的三棱柱所在的區域；從z方向對三棱柱網格進行自適應細分。分別在xy平面方向和z方向進行自適應細分，避免了在小尺度區域產生過于密集的三維網格。

技術領域

本發明涉及集成電路技術領域，特別涉及一種三維集成電路電磁仿真高質量網格快速生成方法及裝置。

背景技術

隨著集成電路產業的飛速發展，傳統的二維平面的封裝技術已經無法滿足日益增長的芯片性能和封裝密度的要求，三維封裝技術已經成為高密度芯片封裝的一個不可逆轉的趨勢。三維集成電路就是將多塊平面芯片從垂直方向上進行堆疊，使用金線鍵合或者其他方式進行互連，從而形成一種立體的封裝結構。由于三維技術最大可能地利用了芯片的立體空間，以堆疊的形式使得在單位面積內能封裝更多的晶體管，有效地降低了芯片的延時和功耗，在提高芯片性能的同時降低了芯片的制造成本。隨著芯片特征尺寸的不斷縮小，芯片上單位面積內可集成越來越多的晶體管。而為了獲得更高的芯片性能，芯片的工作頻率不斷提升，電源電壓不斷降低，噪聲容限也不斷縮小。因而所產生的電源完整性和信號完整性問題，已經成為芯片設計中的關鍵性問題，因此針對三維集成電路進行電磁仿真，分析其電源完整性問題、信號完整性問題已成為迫在眉睫需要解決的問題。

早期，針對結構簡單的集成電路對其電源完整性和信號完整性問題主要采用簡化的傳輸線法或有限差分法，以上方法不需要針對復雜結構的集成電路進行復雜的網格剖分，計算速度快，但由于對集成電路版圖進行了很大的近似，在處理早期結構簡單、規則的版圖計算結果是準確的，但對于近年來結構越來越復雜版圖則產生不可比對的誤差。近年來，針對帶有結構復雜的集成電路版圖的多層集成電路采用基于場的方法計算，對各層集成電路版圖采用二維非結構網格剖分，在網格剖分的過程中考慮了版圖的復雜結構，因此其計算結果更為準確，但這種方法采用的是二維網格對計算場域進行離散，其假設的前提是集成電路版圖尺寸遠遠大于集成電路金屬層的厚度以及金屬層之間的介質層的厚度，對于目前正在發展的三維集成電路來說，其電源、信號不光在各層的平面結構傳遞，還在垂直方向產生大量的互連，且集成電路電源部分的供電金屬線的寬度越來越窄，已經可以和金屬層或介質層厚度相比擬，此時，這個假設已經顯現出越來越大的誤差，因此有必要直接采用三維電磁場數值計算方法如三維有限元法直接對整個三維集成電路進行電磁仿真。然而，由于這種發展的三維集成電路結構上具有非常明顯的多尺度特征，其尺度范圍從互連線寬的納米級到電源層版圖區域的厘米級，層間距、過孔尺寸也從微米級到納米級，如果直接對這樣的多尺度的復雜的三維集成電路進行三維非結構的四面體網格剖分，將花費大量的CPU時間，并且，可能會在小尺度區域產生過于密集的網格，導致最終產生數量龐大的網格，對三維非結構的四面體網格剖分技術以及由此產生的超大規模稀疏矩陣的求解技術將是一個極大的挑戰。

本發明提出一種三維集成電路電磁仿真高質量網格快速生成方法及裝置。實現了通過二維網格剖分的時間復雜度對多尺度的復雜的三維集成電路進行平面上非結構的三維三棱柱網格剖分，并且采取了分別在xy平面方向和z方向的自適應細分的方式，完全避免了在小尺度區域產生過于密集的三棱柱網格。

發明內容

（一）發明目的

為克服上述現有技術存在的至少一種缺陷，本發明提供了一種三維集成電路電磁仿真高質量網格快速生成方法及裝置，通過二維網格剖分的時間復雜度對多尺度的復雜的三維集成電路進行平面上非結構的三維三棱柱網格剖分，并且采取分別在xy平面方向和z方向的自適應細分的方式來完全避免在小尺度區域產生過于密集的三維網格。

（二）技術方案