[發明專利]存儲器存儲單元特性分析電路

在審

• 申請號: 202011328095.1
• 申請日: 2020-11-24
• 公開（公告）號: CN112349338A
• 公開（公告）日: 2021-02-09
• 發明（設計）人: 謝飛;汪齊方;陳濤
• 申請（專利權）人: 普冉半導體（上海）股份有限公司
• 主分類號: G11C29/12
• 分類號: G11C29/12;G11C29/18
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 王江富

本發明公開了一種存儲器存儲單元特性分析電路，其邏輯電路模塊的輸入端接外部時鐘信號,輸出地址信號到字線驅動器及位線驅動器；每經過一個外部時鐘周期，邏輯電路模塊輸出的地址加1；存儲器的不同存儲單元對應邏輯電路模塊輸出的不同地址；字線驅動器根據邏輯電路模塊輸出的地址接通相應存儲單元的字線端到字線電壓；位線驅動器根據邏輯電路模塊輸出的地址接通相應存儲單元的位線端到位線電壓；位線驅動器的電流輸出引腳外接位線電壓，并輸出單元測試電流。該存儲器存儲單元特性分析電路，能準確、快速、高效、直觀地獲得大量存儲單元特性分析電流數據，直接可根據單元測試電流判斷存儲單元特性，大幅度提高了存儲器存儲單元特性分析效率。

技術領域

本發明涉及半導體電路測試技術，特別涉及一種存儲器存儲單元特性分析電路。

背景技術

傳統的測量存儲器的存儲單元特性的方法是在測試模式下，要從低到高或從高到低掃描柵電壓，再通過敏感放大器與參考電流進行比較，將結果最終轉換為輸出的邏輯電平，直到輸出結果從“1”變為“0,”或從“0”變為“1”,來判斷存儲單元的特性。同理，也可通過掃描參考電流觀察結果的轉變來判斷存儲單元的特性。這兩種方式都只能在一個完整的讀周期內輸出一個邏輯數值，并且要對一個存儲單元掃描多次才能找到變化的臨界值，讀出的結果是存儲單元電流與參考電流相對變化的結果，并不能快速直觀的獲得存儲單元特性，也不利于在短時間內獲得大量參考數據。

發明內容

本發明要解決的技術問題是提供一種存儲器存儲單元特性分析電路，能準確、快速、高效、直觀地獲得大量存儲單元特性分析電流數據，直接可根據單元測試電流判斷存儲單元特性，大幅度提高了存儲器存儲單元特性分析效率。

為解決上述技術問題，本發明提供的存儲器存儲單元特性分析電路，其包括邏輯電路模塊、字線驅動器及位線驅動器；

所述邏輯電路模塊，輸入端接外部時鐘信號PADCLK,輸出地址信號到字線驅動器及位線驅動器；每經過一個外部時鐘周期，所述邏輯電路模塊輸出的地址加1；

存儲器的不同存儲單元對應所述邏輯電路模塊輸出的不同地址；

字線驅動器根據所述邏輯電路模塊輸出的地址接通相應存儲單元的字線端到字線電壓VG；

位線驅動器根據所述邏輯電路模塊輸出的地址接通相應存儲單元的位線端到位線電壓VDD；

所述位線驅動器的電流輸出引腳PAD2外接位線電壓VDD，并輸出單元測試電流。

較佳的，存儲器存儲單元特性分析電路還包括字線電壓產生電路模塊；

所述字線電壓產生電路模塊，用于產生字線電壓VG并輸出到所述字線驅動器的字線電壓輸入端。

較佳的，所述字線驅動器的字線電壓輸入端通過字線電壓焊墊PAD1外接預設的字線電壓VG。

較佳的，所述外部時鐘信號PADCLK的頻率為5Mhz到20Mhz。

較佳的，所述外部時鐘信號PADCLK的頻率為20Mhz。

較佳的，所述邏輯電路模塊輸出的地址默認初始值為0，地址位數為8到128。