[發明專利]存儲器設備、控制存儲器設備的方法和主機設備

在審

• 申請號: 202011319871.1
• 申請日: 2020-11-23
• 公開（公告）號: CN112863560A
• 公開（公告）日: 2021-05-28
• 發明（設計）人: G·英特拉特
• 申請（專利權）人: 愛德斯托科技有限公司
• 主分類號: G11C5/14
• 分類號: G11C5/14;G11C7/20
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李艷芳;王小東

本發明提供了存儲器設備、控制存儲器設備的方法和主機設備。該控制存儲器設備的方法可以包括：由存儲器設備確定存儲器設備處于待機模式的持續時間；響應于持續時間超過預定持續時間而將存儲器設備從待機模式自動地切換到掉電模式；響應于經由接口從主機設備發信號，從掉電模式退出；當響應于來自主機設備的讀取命令準備好從存儲器設備輸出數據時，翻轉數據選通。

相關申請的交叉引用

本申請要求2019年11月26日提交的美國臨時申請No.62/940,334的權益，并且該申請通過引用整體并入本文。

技術領域

本發明總體涉及半導體器件領域。更具體地說，本發明的實施方式涉及存儲器設備，所述存儲器設備包括易失性存儲器設備和非易失性存儲器設備，諸如快閃存儲器設備、電阻隨機存取存儲器(ReRAM)和/或導電橋接RAM(CBRAM)處理和設備。

背景技術

非易失性存儲器(NVM)越來越多地用于諸如固態硬盤、可移動數字圖卡、汽車電子產品、家用電器等應用中。快閃存儲器是當今使用的主流NVM技術。但是，快閃存儲器有一些局限性，諸如相對較高的功率以及相對較慢的運行速度。微處理器性能對存儲器延遲非常敏感。與微處理器相比，許多非易失性存儲器設備具有相對慢的存取時間或延遲。此外，微處理器/主機與存儲器之間的各種通信協議(諸如，串行外圍接口(SPI))的許多實現方式可能增加比存儲器陣列本身所需的延遲更多的延遲。

發明內容

本發明提供了一種控制存儲器設備的方法，所述方法包括：

a)由所述存儲器設備確定所述存儲器設備處于待機模式的持續時間；

b)響應于所述持續時間超過預定持續時間，將所述存儲器設備從所述待機模式自動地切換到掉電模式；

c)響應于經由接口從所述主機設備發信號，從所述掉電模式退出；以及

d)當響應于來自所述主機設備的讀取命令而準備好從所述存儲器設備輸出數據時，翻轉數據選通。

本發明提供了一種存儲器設備，所述存儲器設備包括：

a)計數器電路，所述計數器電路被配置為確定所述存儲器設備處于待機模式的持續時間；

b)控制器，所述控制器被配置為響應于所述持續時間超過預定持續時間，將所述存儲器設備從所述待機模式自動地切換到掉電模式；

c)所述控制器被配置為響應于經由接口從所述主機設備發信號，從所述掉電模式退出；以及

d)數據路徑電路，所述數據路徑電路被配置為當響應于讀取命令而準備好從所述存儲器設備輸出數據時，翻轉數據選通。

本發明提供了一種主機設備，所述主機設備包括：

a)計數器電路，所述計數器電路被配置為確定所述存儲器設備處于待機模式的持續時間，其中，所述主機設備經由接口聯接到所述存儲器設備；

b)控制器，所述控制器被配置為響應于所述持續時間超過預定持續時間，經由所述接口向所述存儲器設備發送掉電命令；

c)所述控制器被配置為向所述存儲器設備發送喚醒命令，以從掉電模式退出；以及

d)數據路徑電路，所述數據路徑電路被配置為在所述存儲器設備已經返回到所述待機模式之后，向所述存儲器設備發送讀取命令。

附圖說明

圖1是根據本發明的實施方式的示例主機和存儲器設備布置的示意性框圖。

圖2是根據本發明的實施方式的具有數據緩沖器的示例存儲器設備結構的示意性框圖。

圖3是根據本發明的實施方式的示例存儲器設備的示意性框圖。