[發明專利]一種基于冗余ODDS數的十進制4:2壓縮器結構

在審

• 申請號: 202011319584.0
• 申請日: 2020-11-23
• 公開（公告）號: CN112506472A
• 公開（公告）日: 2021-03-16
• 發明（設計）人: 崔曉平;王濤;姚澤偉
• 申請（專利權）人: 南京航空航天大學
• 主分類號: G06F7/74
• 分類號: G06F7/74
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 熊玉瑋

本發明公開了一種基于冗余ODDS數的十進制4:2壓縮器結構，屬于計算、推算或計數的技術領域，尤其涉及一種應用于高性能十進制乘法器的部分積壓縮模塊。該壓縮器包括由4個二進制4:2壓縮器構成的第一級壓縮模塊，由3個二進制3:2壓縮器構成的第二級壓縮模塊和由編碼轉換方塊構成的第三級壓縮模塊組成，采用分級壓縮和無進位疊加拆分技術的壓縮方法實現了ODDS操作數的4:2壓縮，壓縮比是2:1，其規整的壓縮結構減少了十進制乘法運算系統的復雜度，并提高了系統的性能。

技術領域

本發明公開了一種基于冗余ODDS(Overloaded Decimal Digit Set,超載十進制數集)數的十進制4:2壓縮器結構，涉及數字系統設計技術，涉及計算機算術運算單元的設計，屬于計算、推算或計數的技術領域，尤其涉及一種應用于高性能十進制乘法器的部分積壓縮模塊。

背景技術

二進制算術運算被廣泛應用于微處理器、數字信號處理器，但十進制小數計算普遍存在于計算機用戶的各種運算當中，由于二進制與十進制的轉換過程中不可避免地存在誤差和舍入，無法滿足商業計算、金融分析、稅率計算、會計、保險等領域對十進制算術運算的精度要求，因此設計出高性能的十進制算術運算單元正在成為研究的熱點。2008年發行的IEEE 754標準修訂版本(IEEE754-2008)包括了十進制浮點運算單元(Decimal FloatPoint Unit,DFPU)的十進制64精度(16×16-digit，被乘數和乘數的字長d＝16-digit)和128精度(34×34-digit，d＝34-digit)格式和規范，目前，IBM面向工作站和服務器的Power6、Z系列的微處理器和富士通SparcX微處理器等已經嵌入了符合IEEE754-2008標準的十進制浮點算術運算硬件單元。針對IEEE754-2008標準，2019年IEEE給出了最新版的浮點算數草擬標準(IEEE754-2008標準的修訂)，該標準詳細說明了二進制和十進制浮點算術的轉換、算術格式和方法。十進制定點乘法器是最基礎的十進制算術運算單元，采用硬件實現高性能十進制乘法器受到越來越多的關注。

ODDS數具有以下兩個特點：(1)冗余ODDS數的數值范圍為[0,15]，代表的十進制數制范圍更廣；(2)ODDS編碼遵循二進制數的表示形式，一些二進制算術運算的規則在ODDS編碼系統中同樣適用，因此在十進制算術運算單元中采用ODDS編碼可提高運算效率。

十進制乘法運算包括部分積產生、部分積壓縮樹和最終積產生三個部分，其中，十進制部分積壓縮樹在整個十進制乘法器結構中規模最大、耗時最多，因此構建出高性能的十進制壓縮器對十進制乘法器的設計至關重要。目前性能最佳的部分積產生電路包括：(a)基于BCD-4221/5211編碼的部分積產生電路；(b)基于ODDS編碼的部分積產生電路。基于BCD-4221編碼的部分積陣列產生電路在產生難倍數3X(X為十進制乘法運算的被乘數)時，需通過十進制加法器將X和2X相加，十進制加法器存在長進位鏈問題。基于ODDS編碼的部分積陣列產生電路不存在長進位鏈的問題，因此速度較快，因此，本申請旨在設計一種基于冗余ODDS數的十進制4:2壓縮器，即一個十進制4:2壓縮器能夠將4個ODDS操作數壓縮至2個，以解決目前通過2個2:1ODDS壓縮器實現的4:2壓縮器結構高復雜度的技術問題。

發明內容

本發明的發明目的是針對上述背景技術的不足，提供了一種基于冗余ODDS數的十進制4:2壓縮器結構，實現了結構簡單和規則的基于冗余ODDS數的十進制4:2壓縮器的算法和電路，采用分級壓縮和拆分技術解決了4:2十進制壓縮器的無進位疊加進位傳遞的技術問題。

本發明為實現上述發明目的采用如下技術方案：

本發明提出的十進制4:2壓縮器通常用于ODDS部分積壓縮樹的設計中，該電路結構由3級壓縮構成：由4個二進制4:2壓縮器和一個+6轉換電路構成的第一級壓縮模塊，由三個二進制3:2壓縮器構成的第二級壓縮模塊以及由編碼轉換方塊構成的第三級壓縮模塊，可以將4個ODDS操作數壓縮至2個ODDS數。

設4個ODDS操作數分別為和