[發明專利]金屬互連結構及其制造方法

在審

• 申請號: 202011303666.6
• 申請日: 2020-11-19
• 公開（公告）號: CN114520187A
• 公開（公告）日: 2022-05-20
• 發明（設計）人: 田范煥;梁時元;高建峰;劉衛兵;張月;白國斌
• 申請（專利權）人: 中國科學院微電子研究所;真芯（北京）半導體有限責任公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京辰權知識產權代理有限公司 11619
• 代理人: 金銘

本申請涉及半導體制造領域，具體涉及一種金屬互連結構及其制造方法，包括：半導體襯底；低K介電質層，形成在所述半導體襯底上；金屬互連層，形成在所述低K介電質層內；其中，所述金屬互連層與所述低K介電質層的鄰接處形成有側墻。在對銅互連層進行平坦化處理時，氮化硅側墻可以防止平坦化處理對低K介電質層造成的損壞。

技術領域

本申請涉及半導體制造領域，具體涉及一種金屬互連結構及其制造方法。

背景技術

隨著晶體管制程技術的進步，晶體管的尺寸已經縮小，且集成電路的每單位面積的晶體管數量也因此增加。增加的裝置密度需要更進步的互連技術，且此互連技術能實現以期望的速度在裝置之間傳遞信號并滿足低電阻和低電容(例如，低電阻電容(RC)時間常數)的需求。隨著集成電路變得更復雜且器件特征尺寸變小，也使得互連RC時間常數對信號延遲的影響加劇。在半導體后段(back-end-of line，BEOL)制程中，用金屬間介電層制造金屬互連結構，其導致金屬互連結構產生電容。電容的產生造成不希望發生的半導體電路的信號傳遞速度的降低。

為了降低金屬配線的電阻，目前已將Al替換成了Cu,除此之外，使用低介電常數(low-k)介電材料形成金屬間介電層，采用鑲嵌方法在金屬間介電層中填充Cu，在某種程度上已降低電容的產生且改善信號傳遞速度。然而，低介電常數介電材料有不利的特性和性質，例如高孔隙率，使其在對Cu進行平坦化處理時，低介電常數(low-k)介電材料和Cu會被刻蝕掉，進而損害其介電常數(亦即，增加其介電常數)。

發明內容

本申請至少在一定程度上解決相關技術中的上述技術問題。為此，本申請提出一種金屬互連結構及其制造方法，以解決低介電常數介電材料和Cu會被刻蝕掉的問題。

為了實現上述目的，本申請第一方面提供了一種金屬互連結構，包括：

半導體襯底；

低K介電質層，形成在所述半導體襯底上；

金屬互連層，形成在所述低K介電質層內；

其中，所述金屬互連層與所述低K介電質層的鄰接處形成有側墻。

本申請第二方面提供了一種金屬互連結構的制造方法，包括以下步驟：

在半導體襯底上依次形成氧化層以及具有第一開口的多晶硅層；

在所述第一開口內形成覆蓋所述多晶硅層側壁的側墻；

在相鄰兩個所述側墻之間填充低K介電質層；

去除所述多晶硅層，形成第二開口；

在所述第二開口內填充金屬互連層。

附圖說明

通過閱讀下文優選實施方式的詳細描述，各種其他的優點和益處對于本領域普通技術人員將變得清楚明了。附圖僅用于示出優選實施方式的目的，而并不認為是對本申請的限制。而且在整個附圖中，用相同的參考符號表示相同的部件。在附圖中：

圖1示出了在半導體襯底上沉積氧化層以及多晶硅層后的結構示意圖；

圖2示出了圖1形成第一開口后的結構示意圖；

圖3示出了圖2形成氮化硅層后的結構示意圖；

圖4示出了圖3形側墻后的結構示意圖；

圖5示出了圖4沉積低K介電質層后的結構示意圖；

圖6示出了圖5平坦化處理金屬互連層后的結構示意圖。

具體實施方式

以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。