[發明專利]一種基于OpenCL和FPGA的3DES加速方法

在審

• 申請號: 202011302847.7
• 申請日: 2020-11-19
• 公開（公告）號: CN112328401A
• 公開（公告）日: 2021-02-05
• 發明（設計）人: 柴志雷;吳健鳳
• 申請（專利權）人: 江南大學
• 主分類號: G06F9/50
• 分類號: G06F9/50;G06F21/60
• 代理公司: 蘇州市中南偉業知識產權代理事務所(普通合伙) 32257
• 代理人: 楊慧林

本發明公開了一種基于OpenCL和FPGA的3DES加速方法，包括主機端與設備端，主機端基于OpenCL實現對內核的調度與管理，完成與設備端進行3DES加密和解密數據的交互；設備端設計在FPGA上，使用3DES對數據進行加密和解密；設備端包含明文數據輸入緩存模塊、3DES加密計算模塊和密文數據輸出緩存模塊，明文數據輸入緩存模塊通過使用數據存儲調整、數據位寬改進從全局內存讀取明文數據，3DES加密計算模塊通過對數據進行指令流優化形成流水線并行架構，密文數據輸出緩存模塊將數據從FPGA片上傳輸至外部DDR中。本發明采用數據存儲調整、數據位寬改進和指令流優化，提高了內核實際帶寬利用率和計算速度；采用內核矢量化策略和計算單元復制策略進一步提高性能。

技術領域

本發明涉及異構平臺加解密加速技術領域，具體涉及一種基于OpenCL和 FPGA的3DES加速方法。

背景技術

當前，加解密技術廣泛應用于數字貨幣、區塊鏈、云端數據加密等領域， 為了滿足加解密技術對高強度計算能力的需求，當前服務器端允許包含異構計 算平臺以增強特定工作負載的性能，同時改善整個系統的維護成本。OpenCL (Open Computing Language)是異構平臺的開放框架，內核程序(Kernel)既 可以在多核CPU上也可以在GPU、FPGA、DSP上編譯執行。當前服務器端除 了采用ASIC或GPU處理大批量數據外，考慮到能效等因素也會大規模部署 FPGA。FPGA(FieldProgrammable Gate Array)是在PAL、GAL等可編程器件 的基礎上進一步發展的產物，是專用集成電路領域中的一種半定制電路，不僅 可以解決定制電路的不足，還克服原有可編程器件門電路數有限的缺點。因此， 有基于OpenCL和FPGA對加解密技術進行加速的研究。

DES(Data Encryption Standard，數據加密標準，一種使用密鑰加密的塊 技術)是一種常見的加密技術，但由于計算機運算能力的增強，DES的密鑰長 度容易被暴力破解，因此出現了通過增加DES的密鑰長度來避免類似攻擊的 3DES，3DES是三重DES的通稱，相當于是對每個數據塊應用三次DES進行 加密。但是，基于OpenCL和FPGA的3DES在加解密數據時，存在內核帶寬 利用率低、計算速度慢的問題。

發明內容

本發明要解決的技術問題是提供一種可以有效利用內核實際帶寬、提高計 算速度的基于OpenCL和FPGA的3DES加速方法。

為解決上述技術問題，本發明提供一種基于OpenCL和FPGA的3DES加 速方法，包括主機端與設備端，

所述主機端基于OpenCL實現對內核的調度與管理，完成與設備端進行 3DES加密和解密數據的交互；所述設備端設計在FPGA上，使用3DES對數據 進行加密和解密；

所述設備端包含明文數據輸入緩存模塊、3DES加密計算模塊和密文數據 輸出緩存模塊，所述明文數據輸入緩存模塊通過使用數據存儲調整、數據位寬 改進從全局內存讀取明文數據，所述3DES加密計算模塊通過對數據進行指令 流優化形成流水線并行架構，所述密文數據輸出緩存模塊將數據從FPGA片上 傳輸至外部DDR中。

進一步地，所述主機端基于OpenCL實現對內核的調度與管理，具體為使 用OpenCL平臺API及運行時API與OpenCL設備端進行交互，所述平臺API 定義了主機端程序發現OpenCL設備所用的函數以及這些函數的功能，所述運 行時API用于管理上下文來創建命令隊列以及運行時發生的其他操作。

進一步地，所述明文數據輸入緩存模塊和密文數據輸出緩存模塊位于設備 端的全局內存區域，3DES加密計算模塊的中間數據存儲于設備端的私有內存 區域。