[發明專利]一種DDR布線的等長設計方法及相關組件

有效

• 申請號: 202011302374.0
• 申請日: 2020-11-19
• 公開（公告）號: CN112507650B
• 公開（公告）日: 2023-02-28
• 發明（設計）人: 榮世立;馬龍;邵小波
• 申請（專利權）人: 浪潮電子信息產業股份有限公司
• 主分類號: G06F30/394
• 分類號: G06F30/394;G06F115/12
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高勇

本發明公開了一種DDR布線的等長設計方法及相關組件，包括確定同一等長組內各信號線的DDR內部封裝長度之間的最大長度差值；確定長度等于最大長度差值的信號線上的信號在不同材質的PCB板上的傳輸時長；將等長允許時延與傳輸時長之間的時間差進行做差處理，以基于得到的差值設計信號線的長度。可見，本申請會評估不同材質的PCB板引入的傳輸誤差，并在等長允許時延中去掉該傳輸誤差消耗的裕量，后續在依據該種方式得到的等長允許時延進行信號線的長度設置時，使得信號線不僅能夠滿足不同材質的PCB板的等長設置需求，提高信號傳輸質量，且不同材質的PCB板可以共用DDR設計，不會過度增加信號線的設計難度。

技術領域

本發明涉及板卡布線技術領域，特別是涉及一種DDR布線的等長設計方法及相關組件。

背景技術

在傳統數字系統設計中，高速互聯現象常常可以忽略不計，因為它們對系統的性能影響很微弱。然而，隨著計算機技術的不斷發展，在眾多決定系統性能的因素中，高速互聯現象正起著主導作用，常常導致一些不可預見問題的出現，極大地增加了系統設計的復雜性。因此，在高速鏈路設計中，要盡量優化各個模塊，借助仿真工具提前評估設計可行性及風險點，并依據仿真結果優化設計，提高系統設計成功率，縮短研發周期。

在服務器系統DDR(Double Data Rate，雙倍數據速率)鏈路設計過程中，信號線的等長設計尤為重要。信號線的長度包括芯片內部封裝長度和PCB(Printed Circuit Board，印制電路板)板卡走線長度兩部分，信號線的等長要求為總的長度滿足等長規則，當DDR芯片內部封裝長度不一致時，就需要優化PCB板卡走線長度，使兩部分走線長度的和滿足等長要求。當鏈路不滿足等長設計要求時會使信號質量變差，常常導致一些不可預見問題的出現，極大地增加了系統設計風險。

在實際應用中，雖然在大部分情況下可以通過繞線的方式滿足信號線等長的設計要求，但針對某些特殊的應用場景，繞線等長方式卻有一定的局限性。具體地，信號線做等長的目的是為了控制時延，但信號線在不同介質環境下的傳播速度不一樣，比如當系統板卡用到不同PCB材料時，信號的傳輸速度不一樣，即便信號線滿足長度等長要求，仍有可能不滿足時延要求，可能會使得DDR設計無法適用于不同材質的PCB板上。

發明內容

本發明的目的是提供一種DDR布線的等長設計方法及相關組件，使得信號線不僅能夠滿足不同材質的PCB板的等長設置需求，提高信號傳輸質量，且與將等長允許時延直接設置的非常小相比，且不同材質的PCB板可以共用DDR設計，不會過度增加信號線的設計難度。

為解決上述技術問題，本發明提供了一種DDR布線的等長設計方法，包括：

確定同一等長組內各信號線的DDR內部封裝長度之間的最大長度差值；

確定長度等于所述最大長度差值的信號線上的信號在不同材質的PCB板上的傳輸時長；

將所述等長允許時延與所述傳輸時長之間的時間差進行做差處理，以基于得到的差值設計信號線的長度。

優選地，確定同一等長組內各信號線的DDR內部封裝長度之間的最大差值，包括：

分別確定同一等長組內各信號線的DDR內部封裝長度的最大值和最小值；

將所述信號線的DDR內部封裝長度的最大值和最小值進行做差處理，得到同一等長組內各信號線的DDR內部封裝長度之間的最大長度差值。

優選地，確定長度等于所述最大長度差值的信號線上的信號在不同材質的PCB板上的傳輸時長，包括：

確定長度等于所述最大長度差值的信號線上的信號在不同介電常數的PCB板上的傳輸時長。

優選地，將所述等長允許時延與所述傳輸時長之間的時間差進行做差處理，包括：

確定不同材質PCB板中的最大傳輸時長和最小傳輸時長；