[發明專利]一種基于SCL實時高電平脈寬的I2C從機電路

在審

• 申請號: 202011289303.1
• 申請日: 2020-11-17
• 公開（公告）號: CN112463701A
• 公開（公告）日: 2021-03-09
• 發明（設計）人: 卓越;朱建銀
• 申請（專利權）人: 江蘇科大亨芯半導體技術有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 蘇州市中南偉業知識產權代理事務所(普通合伙) 32257
• 代理人: 殷海霞

本發明公開了一種基于SCL實時高電平脈寬的I2C從機電路，包括同步及判斷電路模塊和I2C從機狀態機模塊，所述同步及判斷電路模塊和I2C從機狀態機模塊之間設置有檢測SCL實時高電平脈寬及預測SCL下降沿時刻功能模塊，所述檢測SCL實時高電平脈寬及預測SCL下降沿時刻功能模塊能夠預測SCL下降沿位置,并將預測出的SCL下降沿位置通知I2C從機狀態機模塊。本發明一方面可以使得I2C從機電路在現有的工作時鐘頻率下，完成更高頻更高帶寬I2C通信；另一方面也可以通過調低I2C從機電路的工作時鐘頻率，有效降低芯片的功耗。

技術領域

本發明涉及I2C從機電路領域，具體涉及一種基于SCL實時高電平脈寬的I2C從機電路。

背景技術

I2C總線是由Philips公司開發的一種簡單、雙向二線制同步串行總線。它只需要兩根線(SCL和SDA)即可在連接于總線上的器件之間傳送信息。

I2C總線中，SCL是時鐘線，一般由主機發起，從機負責接收。

I2C總線中，SDA是數據線，主機和從機都會通過SDA發送信息給對方。主機和從機并不會同時在SDA上發送數據，通常會根據I2C協議中規定的時序，主機和從機選取適當的時刻發送數據到SDA。

根據I2C的協議，無論主機或者從機，想要在SDA上發送信息時，必須要遵守在SCL低電平區間，I2C主機或者從機才能改變SDA電平發送數據，在SCL高電平期間，不能改變SDA電平的規定。同時還需要滿足SDA的建立時間以及保持時間等要求。否則，會造成數據傳輸的失敗。

在芯片內實現I2C從機電路時，需要考慮到I2C總線上的時鐘SCL和數據SDA相對于芯片內部工作時鐘是異步關系，所以需要先對SCL和SDA做同步處理。如圖2-3所示，I2C從機電路一般分為同步及判斷電路模塊和I2C從機狀態機模塊，所示同步處理一般是使用芯片內部時鐘驅動的2個串聯DFF采樣異步信號，所以需要耗費2個工作時鐘周期。I2C從機電路拿到同步后的SCL和同步后的SDA，會做出SCL/SDA上升沿和SCL/SDA下降沿的判斷，再根據自身電路中設計的狀態機，處理總線上主機需要的讀寫操作。

當I2C從機電路需要發送ACK或者發送寄存器讀數據時，根據I2C協議必須要選擇在SCL的低電平時發送。如果采用上述常規電路設計，如圖2所示首先要對SCL做同步處理，同步處理過后，才能判斷SCL的下降沿的時刻。在SCL的下降沿判斷為真時，從機才能改變SDA電平，發送適當的數據。

因為SCL同步需要消耗2個工作時鐘周期，判斷SCL下降沿判斷為真又需要一個時鐘周期，再加上I2C從機電路內部的邏輯延遲，會導致最終I2C從機電路驅動SDA實際電平的變化，會晚于SCL實際的下降沿至少3個工作時鐘周期。

當I2C主機需要較高的SCL頻率來提高數據帶寬，從而保證數據通信的實時性，此時I2C從機電路為了保證3個工作時鐘周期的延遲不會違反SDA建立時間的要求，只能選擇提高自身的工作時鐘頻率，如圖1所示。

一方面，提高工作時鐘頻率意味著將會提升芯片的功耗，另一方面，如果芯片內部無法給I2C從機電路提供更高頻率的工作時鐘，I2C從機電路將無法支持I2C主機發起的高頻高數據帶寬I2C通信。

發明內容

本發明要解決的技術問題是提供一種基于SCL實時高電平脈寬的I2C從機電路，一方面該電路可以在現有的工作時鐘頻率下，完成更高頻更高帶寬I2C通信；另一方面也可以通過調低I2C從機電路的工作時鐘頻率，有效降低芯片的功耗。

為了解決上述技術問題，本發明提供了一種基于SCL實時高電平脈寬的I2C從機電路，包括同步及判斷電路模塊和I2C從機狀態機模塊，所述同步及判斷電路模塊和I2C從機狀態機模塊之間設置有檢測SCL實時高電平脈寬及預測SCL下降沿時刻功能模塊，所述檢測SCL實時高電平脈寬及預測SCL下降沿時刻功能模塊能夠預測SCL下降沿位置,并將預測出的SCL下降沿位置通知I2C從機狀態機模塊。