[發明專利]半導體工藝和半導體結構

在審

• 申請號: 202011280731.8
• 申請日: 2020-11-16
• 公開（公告）號: CN112420730A
• 公開（公告）日: 2021-02-26
• 發明（設計）人: 盧峰;毛曉明;劉沙沙;高晶;周文斌
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11582
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 霍文娟

本申請提供了一種半導體工藝和半導體結構，該半導體工藝，包括：在襯底上形成交替的層疊結構，層疊結構包括交替設置的犧牲層和第一絕緣介質層；形成垂直貫穿層疊結構插入襯底的溝道結構和虛擬溝道結構；在溝道結構和虛擬溝道結構的底部形成外延層；在溝道結構和虛擬溝道結構內形成至少覆蓋外延層的功能層；去除虛擬溝道結構的頂部位置的部分層疊結構；用第一保護層填充去除的層疊結構的部分；刻蝕填充第一保護層后的層疊結構，以至少部分去除溝道結構底部的功能層；去除第一保護層。該工藝避免了由于刻蝕得較深導致的漏電問題，保證了制作得到的半導體結構的性能較好。

技術領域

本申請涉及半導體領域，具體而言，涉及一種半導體工藝和半導體結構。

背景技術

現有技術中，閃存(Flash Memory)存儲器的主要功能是在不加電的情況下能長期保持存儲的信息，具有集成度高、存取速度快、易于擦除和重寫等優點，因而在電子產品中得到了廣泛的應用。為了進一步提高閃存存儲器的位密度(Bit Density)，同時減少位成本(Bit Cost)，進一步提出了3D NAND存儲器。

在目前3D NAND存儲器中，通常采用垂直堆疊多層數據存儲單元的方式，實現堆疊式的3D NAND存儲器結構。為了得到所述堆疊式的3D NAND存儲器結構，需要在硅襯底上形成堆疊結構，并對堆疊結構刻蝕形成溝道結構和虛擬溝道結構，進一步沉積并刻蝕以形成覆蓋溝道結構內壁的溝道結構，然后填充半導體層，形成位于溝道結構中的溝道結構。

隨著垂直堆疊層數的逐漸增加，不僅難以保證堆疊結構的厚度精確性和均勻性，且高深寬比溝道結構的刻蝕難度也逐漸提升，從而易產生溝道擴孔(bowing)、歪斜(twisting)等問題。為了解決現有技術中由于單次堆疊(single stacking)而導致的所述問題，現有技術中提出了雙次堆疊技術(double stacking)，即分為兩次沉積堆疊結構與刻蝕通孔，得到具有溝道結構的雙堆疊結構，由于每一次沉積的堆疊結構的層數相比于單次堆疊少，而且刻蝕溝道結構的深度較淺，從而有利于良率的提升。

然而，所述雙次堆疊技術中，兩次形成的堆疊結構中溝道結構之間難以對準，導致在臺階區域中形成的虛擬溝道結構會出現變形，從而在后續刻蝕形成溝道結構的工藝中，會導致位于虛擬溝道結構側壁上的功能層受損。另外，由于臺階區域中的虛擬溝道結構的關鍵尺寸比溝道結構的關鍵尺寸大，這樣導致后續在刻蝕功能層形成溝道結構的過程中，導致虛擬溝道結構中的刻蝕深度較深，過深的刻蝕容易導致器件的位線漏電。

在背景技術部分中公開的以上信息只是用來加強對本文所描述技術的背景技術的理解，因此，背景技術中可能包含某些信息，這些信息對于本領域技術人員來說并未形成在本國已知的現有技術。

發明內容

本申請的主要目的在于提供一種半導體工藝和半導體結構，以解決現有技術中的在刻蝕功能層的過程導致的虛擬溝道結構被刻蝕較深的問題。

為了實現所述目的，根據本申請的一個方面，提供了一種半導體工藝，包括：在襯底上形成交替的層疊結構，所述層疊結構包括交替設置的犧牲層和第一絕緣介質層；形成垂直貫穿所述層疊結構插入所述襯底的溝道結構和虛擬溝道結構；在所述溝道結構和所述虛擬溝道結構的底部形成外延層；在所述溝道結構和所述虛擬溝道結構內形成至少覆蓋所述外延層的功能層；去除所述虛擬溝道結構的頂部位置的部分所述層疊結構；用第一保護層填充去除的所述層疊結構的部分；刻蝕填充第一保護層后的所述層疊結構，以至少部分去除所述溝道結構底部的所述功能層；去除所述第一保護層。