[發(fā)明專利]一種半導體器件及其制備方法

有效

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• 申請日: 2020-11-16
• 公開（公告）號: CN112397519B
• 公開（公告）日: 2022-04-19
• 發(fā)明（設計）人: 郭振;長江;董明;吳佳佳;武俞剛;盧露
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11556;H01L27/1157;H01L27/11582
• 代理公司: 深圳紫藤知識產權代理有限公司 44570
• 代理人: 呂姝娟

本發(fā)明公開了一種半導體器件及其制備方法，先形成包括存儲區(qū)和階梯區(qū)的堆疊層，再刻蝕掉存儲區(qū)頂部的至少兩對層間絕緣層和層間犧牲層，在刻蝕后的堆疊層上形成一層絕緣層，接著去除位于階梯區(qū)頂部的所述絕緣層，最后去除位于階梯區(qū)頂部的層間犧牲層，同時使堆疊層的表面平坦化。這樣在存儲區(qū)的頂部是絕緣層，在階梯區(qū)的頂部還是層間絕緣層和層間犧牲層交替堆疊的結構，可以大大降低刻蝕臺階時的工藝難度。另外，通過先將階梯區(qū)的絕緣層去除，后續(xù)進行化學機械研磨時，在存儲區(qū)頂部的絕緣層與階梯區(qū)頂部的堆疊結構交界處，可以減少形成凹槽、凸起或高度差等缺陷。

技術領域

本發(fā)明總體上涉及電子器件，并且更具體的，涉及一種半導體器件及其制備方法。

背景技術

隨著3D NAND技術的不斷發(fā)展，三維存儲器可以垂直堆疊的層數越來越多，從24層、31層、64層到超過100層的高階堆疊結構，可以大幅提高存儲的密度并降低單位存儲單元的價格。

在高階(例如200層)三維存儲器的形成過程中，會在階梯(Stair Step,SS)定義不起功能作用的虛擬區(qū)，并在虛擬區(qū)內形成一些虛擬孔或虛擬溝槽。該階梯區(qū)之上要填充絕緣層，并且該絕緣層具有平坦化的頂面。

然而隨著堆疊層數越高，形成臺階時的工藝難度越來越大。

發(fā)明內容

本發(fā)明的目的在于提供一種半導體器件及其制備方法，旨在降低形成臺階結構的刻蝕工藝的難度，還能減少存儲區(qū)頂部的絕緣層與階梯區(qū)頂部的堆疊結構交界處的缺陷，進而可以減少下溝道孔中形成犧牲層時的多晶硅殘留。

一方面，本發(fā)明實施例提供一種半導體器件的制備方法，包括：

提供襯底；

在所述襯底上形成由多對層間絕緣層和層間犧牲層堆疊的堆疊層，所述堆疊層包括存儲區(qū)和與所述存儲區(qū)相鄰的階梯區(qū)；

刻蝕所述存儲區(qū)頂部的至少兩對層間絕緣層；

在刻蝕后的堆疊層上形成絕緣層；

去除位于所述階梯區(qū)頂部的絕緣層和層間絕緣層；

去除位于所述階梯區(qū)頂部的層間犧牲層，同時使所述堆疊層的表面平坦化。

進一步優(yōu)選的，還包括：

在垂直于所述襯底的第一縱向形成貫穿所述存儲區(qū)堆疊層和絕緣層的下溝道孔；

形成填充所述下溝道孔的犧牲層。

進一步優(yōu)選的，形成所述下溝道孔的步驟，包括：

在所述堆疊層表面形成硬掩膜層；

利用所述硬掩膜層對所述存儲區(qū)堆疊層進行刻蝕，以形成所述下溝道孔。

進一步優(yōu)選的，在所述下溝道孔中填充所述犧牲層的步驟，包括：

在所述下溝道孔中和硬掩膜層上沉積所述犧牲層；

去除位于所述絕緣層表面的犧牲層和硬掩膜層。

進一步優(yōu)選的，所述堆疊層包括位于所述襯底兩邊的存儲區(qū)和位于所述存儲區(qū)之間的階梯區(qū)，一對所述層間絕緣層和層間犧牲層中的所述層間絕緣層位于所述層間犧牲層的上方；去除位于所述階梯區(qū)頂部的絕緣層的步驟，還包括：去除位于所述階梯區(qū)頂部的層間絕緣層。

進一步優(yōu)選的，刻蝕所述存儲區(qū)頂部的至少兩對層間絕緣層和層間犧牲層的步驟，包括：刻蝕所述存儲區(qū)頂部的三對層間絕緣層和層間犧牲層；所述絕緣層的厚度等于所述階梯區(qū)頂部的三對層間絕緣層和層間犧牲層中的下面兩對層間絕緣層和層間犧牲層的厚度。