[發明專利]一種絕緣體上硅電路靜電放電防護鉗位電路

有效

• 申請號: 202011277041.7
• 申請日: 2020-11-16
• 公開（公告）號: CN112491021B
• 公開（公告）日: 2023-01-17
• 發明（設計）人: 曾傳濱;李曉靜;高林春;閆薇薇;倪濤;王加鑫;李多力;羅家俊;韓鄭生
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H02H9/00
• 分類號: H02H9/00;H02H9/02
• 代理公司: 北京華沛德權律師事務所 11302
• 代理人: 房德權

本發明屬于半導體技術領域，公開了一種絕緣體上硅電路靜電放電防護鉗位電路，用于要求控制端口和數據端口均不能與電源之間存在放電通路以及電源和OUT端口僅允許串聯兩個及更多MOS管的電路；包括：端口PAD、第一、第二、第三、第四、第五、第六靜電阻抗器以及偽電源；端口PAD還依次通過第一以及第五靜電阻抗器連接偽電源；端口PAD通過第二靜電阻抗器接地；端口PAD還通過第三靜電阻抗器接地；端口PAD還通過依次串聯的第六以及第四靜電阻抗器接地；端口PAD還通過依次串聯的第一和第三靜電阻抗器接地；第六與第四靜電阻抗器之間連接有防護對象連接端口。本發明提供的靜電放電防護鉗位電路在滿足電路冷備份特性需求的前提下，提高電路靜電放電防護性能。

技術領域

本發明涉及半導體技術領域，特別涉及一種絕緣體上硅電路靜電放電防護鉗位電路。

背景技術

隨著半導體行業的發展，特別是進入深亞微米尺度以后，由于SOI技術硅膜薄、散熱能力差等特點，使得輸出管的漏端靜電放電(ESD)防護能力變得非常差。而在SOI工藝中，業界通常采用ESD全局保護結構解決SOI芯片輸出端/雙向端泄放ESD電流能力差的問題和單個環線泄流管泄放ESD電流能力有限的問題，使得SOI集成電路ESD防護能力得到全面提升。然而，針對某些有特殊要求的SOI電路，如圖4所示的常規總線驅動電路，上述ESD全局保護結構則無法滿足應用需求。如果常規總線驅動電路工作在冷備份狀態下，此時電源電壓VCC＝0V，I/O端口為總線電壓(例如5V)，與該I/O相連的輸出級會形兩條I/O至電源VCC的通路：①ESD保護電路電源一側二極管；②三態輸出級PMOS晶體管漏端和襯底之間二極管。此時電源電壓VCC＝VI/O-VD，VD為二極管電壓，跟隨總線電壓變化。當與總線相連接的驅動電路較多時會由于負載過大引起總線電壓塌陷，導致靜電放電(ESD)防護能力差。

發明內容

本發明提供一種絕緣體上硅電路靜電放電防護鉗位電路，針對要求控制和數據端口均不能與電源之間存在放電通路以及電源和OUT端口僅允許串聯兩個及更多MOS管的，且電路中沒有配備自身偽電源的端口電路，提升此類特殊需求的電路ESD防護能力。

為解決上述技術問題，本發明提供了一種絕緣體上硅電路靜電放電防護鉗位電路，用于要求控制端口和數據端口均不能與電源之間存在放電通路以及電源和OUT端口僅允許串聯兩個及更多MOS管的電路；包括：端口PAD、第一靜電阻抗器、第二靜電阻抗器、第三靜電阻抗器、第四靜電阻抗器、第五靜電阻抗器、第六靜電阻抗器以及偽電源；

所述端口PAD依次通過所述第一靜電阻抗器以及所述第五靜電阻抗器連接偽電源；

所述端口PAD通過所述第二靜電阻抗器接地；

所述端口PAD還通過所述第三靜電阻抗器接地；

所述端口PAD還依次通過所述第六靜電阻抗器以及所述第四靜電阻抗器接地；

所述第一靜電阻抗器與所述第五靜電阻抗器的連接點通過所述第三靜電阻抗器接地；

其中，所述第六靜電阻抗器與所述第四靜電阻抗器的連接點設置有防護對象連接端口

進一步地，所述第一靜電阻抗器包括：第一柵控二極管；

所述第一柵控二極管的正極與所述端口PAD相連，所述第一柵控二極管的負極通過所述第五靜電阻抗器與所述偽電源相連。

進一步地，所述第五靜電阻抗器包括：第三柵控二極管；

所述第三柵控二極管的負極與所述第一柵控二極管的負極相連，所述第三柵控二極管的正極與所述偽電源相連。

進一步地，所述第二靜電阻抗器包括：第二柵控二極管；

所述第二柵控二極管的負極與所述端口PAD相連，所述第二柵控二極管的正極接地。

進一步地，所述第三靜電阻抗器包括：電容、第一電阻以及第一MOS管；