[發明專利]基于正確數據邊界的AD輸入FPGA源同步參數自動計算方法在審

申請號：	202011275226.4	申請日：	2020-11-16
公開（公告）號：	CN112511163A	公開（公告）日：	2021-03-16
發明（設計）人：	王愛榮;楊剛;董洪亮	申請（專利權）人：	西安電子工程研究所
主分類號：	H03M1/12	分類號：	H03M1/12
代理公司：	西北工業大學專利中心 61204	代理人：	劉新瓊
地址：	710100 ***	國省代碼：	陜西;61
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摘要：
搜索關鍵詞：	基于正確數據邊界 ad 輸入 fpga 同步參數自動計算方法
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【說明書】：

本發明涉及一種基于正確數據邊界的AD輸入FPGA源同步參數自動計算方法，屬于數字信號采集與處理技術領域。所述方法通過先配置AD為測試工作模式輸出特定格式測試數據，在FPGA內部程序循環配置IDELAY資源延時tap數據，并檢測數據輸入正確性，計算出穩健的延時tap數值，再配置AD為正常工作模式輸出正常采樣數據，包括以下步驟：(a)配置AD芯片為測試工作模式，輸出特定的測試數據；(b)FPGA程序循環配置內部IDELAY資源延時tap數據，檢測輸入數據是否正確并記錄結果，依據輸入數據連續正確性標準，取中間延時tap數值為合適的IDELAY延時tap數值；(c)配置AD為正常工作模式輸出正常采樣數據。解決了連續長時間工作過程中環境變化比較大的信號傳輸穩定性問題。

技術領域

本發明涉及數字信號采集與處理，適用于需要信號采集處理的各個工程技術領域。本發明涉及一種基于正確數據邊界的AD輸入FPGA源同步參數自動計算方法。

背景技術

信號采集是信號處理的第一步，采樣數據的穩定傳輸是關鍵一環，在硬件中，由于數據線和時鐘線的傳輸差異性，在FPGA接收端得到的數字信號會發生比特位高低錯位現象，或者相鄰兩個采樣值比特錯位現象。

現在FPGA技術通過IO端口延時單元，支持IO端口信號輸入輸出延時在一定范圍內可調整，通過軟件可以配置一定的延時值，一般在幾十皮秒到納秒之間，例如Xilinx一個IDELAY tap延時值為78皮秒，可以在0-31個tap間調整。

但是在一些特殊情況下，需要靈活使用在需要自動標定延時參數的情況，例如隨著環境溫度變化，硬件傳輸特性發生變化時需要重新標定；對產品中某一更換的硬件需要重新標定等廣泛場合，尤其在大陣列信號處理中，采集通道數目多達幾千個通道，逐個測試每個通道傳輸特性是一項繁重的任務，導致信號傳輸穩定性差，現有技術是無法解決上述問題。

發明內容

要解決的技術問題

為了解決AD輸入FPGA時，FPGA的IO端口延時參數數值的最優計算選擇問題，本發明提出一種基于正確數據邊界的AD輸入FPGA源同步參數自動計算方法，利用程序自動調整計算最優最穩健的延時參數，完成信號的穩定采集傳輸，尤其解決了連續長時間工作過程中環境變化比較大的信號傳輸穩定性問題。

技術方案

一種基于正確數據邊界的AD輸入FPGA源同步參數自動計算方法，其特征在于步驟如下：

步驟1：配置AD芯片為測試工作模式，輸出特定格式的測試數據；

步驟2：FPGA程序從0起始循環配置內部IDELAY資源延時tap數據，檢測輸入數據是否正確并記錄正確與否標志，依據輸入數據連續正確標準，取中間延時tap數值為合適的IDELAY延時tap數值；

步驟3：配置AD為正常工作模式輸出正常采樣數據。

本發明技術方案更進一步的說：步驟1中AD芯片支持測試工作模式，不限串行或并行總線數據輸出方式，輸出的測試數據因芯片型號不同會有不同；FPGA不限生產廠家，其IO端口支持輸入信號延時可調；延時范圍因器件不同可能不同。

本發明技術方案更進一步的說：Xilinx FPGA的一個tap值為78.125ps。

本發明技術方案更進一步的說：步驟2中FPGA程序從0起始循環配置延時tap數值，判斷輸入的AD數值是否正確并記錄標志，當連續N個延時tap數值對應輸入數據都正確時，認為測試結果是可靠，取中間值為最優的穩健的延時tap數值。

本發明技術方案更進一步的說：N可根據采樣率調節。