[發明專利]半導體結構及半導體結構的形成方法

在審

• 申請號: 202011255542.5
• 申請日: 2020-11-11
• 公開（公告）號: CN114496906A
• 公開（公告）日: 2022-05-13
• 發明（設計）人: 陳卓凡
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣

一種半導體結構及半導體結構的形成方法，結構包括：襯底；位于襯底上的柵極結構、源漏摻雜區和第一介質層，所述源漏摻雜區位于柵極結構兩側的襯底內，所述第一介質層位于柵極結構頂部和側壁；位于第一介質層內的導電結構，所述導電結構位于源漏摻雜區上；位于導電結構和第一介質層之間的凹槽；位于第一介質層上和導電結構上的第二介質層，所述第二介質層封閉所述凹槽成為密封腔。所述半導體結構的性能得到提升。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及半導體結構的形成方法。

背景技術

隨著半導體技術的不斷發展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現的。目前，由于高器件密度、高性能和低成本的需求，半導體工業已經進步到納米技術工藝節點，半導體器件的制備受到各種物理極限的限制。

隨著半導體技術工藝節點的演進，器件密度的上升帶來了諸多問題，其中之一就是金屬柵極MG(metal gate)和接觸孔(Contact or M0)之間迅速增加的層間電容。過大的層間電容會顯著影響器件的動態性能。目前通常使用低介電常數的介質層如SiCON、SiOx或者SiN來作為MG和M0之間的側墻，用于消除這種影響。

然而，半導體器件層間電容過大的問題仍然需要改善。

發明內容

本發明解決的技術問題是提供一種半導體結構及半導體結構的形成方法，以提升半導體結構的性能。

為解決上述技術問題，本發明技術方案提供一種半導體結構，包括：襯底；位于襯底上的柵極結構、源漏摻雜區和第一介質層，所述源漏摻雜區位于柵極結構兩側的襯底內，所述第一介質層位于柵極結構頂部和側壁；位于第一介質層內的導電結構，所述導電結構位于源漏摻雜區上；位于導電結構和第一介質層之間的凹槽；位于第一介質層上和導電結構上的第二介質層，所述第二介質層封閉所述凹槽成為密封腔。

可選的，還包括：位于導電結構和源漏摻雜區之間的電接觸層。

可選的，所述電接觸層的材料包括金屬硅化物。

可選的，所述電接觸層的材料包括鈦硅。

可選的，還包括：位于導電結構側壁的阻擋層；所述密封腔位于阻擋層和第一介質層之間。

可選的，所述阻擋層的材料包括氮化硅。

可選的，所述犧牲層的厚度范圍為2納米～3納米；所述阻擋層的厚度范圍為3納米～4納米。

可選的，所述柵極結構包括柵介質層和位于柵介質層上的柵極層；所述柵介質層的材料包括氧化鉿或氧化鋁，所述柵極層的材料包括金屬鎢。

可選的，還包括：位于柵極結構頂部的覆蓋層；位于柵極結構側壁的側墻。

可選的，所述凹槽側壁暴露出柵極結構側壁表面；所述密封腔位于阻擋層和柵極結構之間。

相應地，本發明技術方案還提供一種半導體結構的形成方法，包括：提供襯底；在襯底上形成柵極結構、位于柵極結構兩側襯底內的源漏摻雜區和第一介質層，所述第一介質層位于柵極結構側壁和頂部；在第一介質層內形成開口，所述開口暴露出源漏摻雜區表面；在所述開口側壁表面形成犧牲層；形成犧牲層之后，在開口內形成導電結構；形成導電結構之后，去除所述犧牲層，在導電結構和第一介質層之間形成凹槽；去除所述犧牲層之后，在第一介質層上和導電結構上形成第二介質層，所述第二介質層封閉所述凹槽成為密封腔。

可選的，在形成犧牲層之后，形成導電結構之前，還包括：在所述犧牲層上形成阻擋層；所述導電結構位于阻擋層上。

可選的，形成阻擋層之后，在開口內形成導電結構之前，還包括：在開口底部形成電接觸層。