[發(fā)明專利]三維芯片、三維芯片集成驗(yàn)證方法、驗(yàn)證裝置、電子設(shè)備

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• 申請(qǐng)?zhí)枺?/td>: 202011248344.6
• 申請(qǐng)日: 2020-11-10
• 公開（公告）號(hào): CN112364598A
• 公開（公告）日: 2021-02-12
• 發(fā)明（設(shè)計(jì)）人: 龍曉東;薛小飛;韓彥武
• 申請(qǐng)（專利權(quán)）人: 西安紫光國(guó)芯半導(dǎo)體有限公司
• 主分類號(hào): G06F30/392
• 分類號(hào): G06F30/392;G06F30/394;G06F30/398;H01L23/544;G06F115/06
• 代理公司: 北京眾達(dá)德權(quán)知識(shí)產(chǎn)權(quán)代理有限公司 11570
• 代理人: 吳瑩

1.一種三維芯片，其特征在于，包括：

上層芯片、中間連線層及下層芯片，其中，

所述中間連線層設(shè)置在所述上層芯片和所述下層芯片之間，用于連接所述上層芯片的連線和所述下層芯片的連線，所述連線包括信號(hào)連線和電源連線。

2.一種三維芯片集成驗(yàn)證方法，其特征在于，用于驗(yàn)證如權(quán)利要求1所述的三維芯片，所述集成驗(yàn)證方法包括：

將所述中間連線層和所述上層芯片進(jìn)行立體驗(yàn)證；

將所述中間連線層和所述下層芯片進(jìn)行立體驗(yàn)證；

當(dāng)所述中間連線層和所述上層芯片之間的立體驗(yàn)證通過(guò)、且所述中間連線層和所述下層芯片之間的立體驗(yàn)證通過(guò)時(shí)，確定所述上層芯片和所述下層芯片之間的立體驗(yàn)證通過(guò)。

3.如權(quán)利要求2所述的三維芯片集成驗(yàn)證方法，其特征在于，所述立體驗(yàn)證，至少包括：

端口連接關(guān)系驗(yàn)證，和/或，位置對(duì)準(zhǔn)關(guān)系驗(yàn)證。

4.如權(quán)利要求3所述的三維芯片集成驗(yàn)證方法，其特征在于，當(dāng)所述立體驗(yàn)證包括所述端口連接關(guān)系驗(yàn)證時(shí)，所述將所述中間連線層和所述上層芯片進(jìn)行立體驗(yàn)證，包括：

將所述中間連線層的每根連線模型化為特定器件，以將所述中間連線層轉(zhuǎn)化為虛擬芯片；

將所述上層芯片的電路圖和所述虛擬芯片的電路圖組合后進(jìn)行網(wǎng)表轉(zhuǎn)換，得到第一電路網(wǎng)表；

將所述上層芯片的版圖和所述虛擬芯片的版圖組合后進(jìn)行網(wǎng)表轉(zhuǎn)換，得到第一版圖網(wǎng)表；

將所述第一電路網(wǎng)表和所述第一版圖網(wǎng)表進(jìn)行版圖對(duì)比電路LVS驗(yàn)證，以判斷所述上層芯片的各端口和所述虛擬芯片的各特定器件之間是否保持第一預(yù)設(shè)連接關(guān)系，若是，確定所述中間連線層和所述上層芯片之間的端口連接關(guān)系驗(yàn)證通過(guò)。

5.如權(quán)利要求3所述的三維芯片集成驗(yàn)證方法，其特征在于，當(dāng)所述立體驗(yàn)證包括所述端口連接關(guān)系驗(yàn)證時(shí)，所述將所述中間連線層和所述下層芯片進(jìn)行立體驗(yàn)證，包括：

將所述中間連線層的每根連線模型化為特定器件，以將所述中間連線層轉(zhuǎn)化為虛擬芯片；

將所述下層芯片的電路圖和所述虛擬芯片的電路圖組合后進(jìn)行網(wǎng)表轉(zhuǎn)換，得到第二電路網(wǎng)表；

將所述下層芯片的版圖和所述虛擬芯片的版圖組合后進(jìn)行網(wǎng)表轉(zhuǎn)換，得到第二版圖網(wǎng)表；

將所述第二電路網(wǎng)表和所述第二版圖網(wǎng)表進(jìn)行LVS驗(yàn)證，以判斷所述下層芯片的各端口和所述虛擬芯片的各特定器件之間是否保持第二預(yù)設(shè)連接關(guān)系，若是，確定所述中間連線層和所述下層芯片之間的端口連接關(guān)系驗(yàn)證通過(guò)。

6.如權(quán)利要求3所述的三維芯片集成驗(yàn)證方法，其特征在于，當(dāng)所述立體驗(yàn)證包括所述位置對(duì)準(zhǔn)關(guān)系驗(yàn)證時(shí)，所述將所述中間連線層和所述上層芯片進(jìn)行立體驗(yàn)證，包括：

將所述上層芯片的版圖和所述中間連線層的版圖疊加，得到第一立體版圖；

將所述第一立體版圖上的第一圖層和第二圖層進(jìn)行設(shè)計(jì)規(guī)則檢查DRC驗(yàn)證，以判斷所述上層芯片的第一端口與所述中間連線層的第二端口之間的距離是否在第一預(yù)設(shè)閾值范圍內(nèi)，若是，確定所述中間連線層和所述上層芯片之間的位置對(duì)準(zhǔn)關(guān)系驗(yàn)證通過(guò)；

其中，所述第一圖層與所述第一立體版圖上的所述上層芯片的版圖對(duì)應(yīng)，所述第二圖層與所述第一立體版圖上的所述中間連線層的版圖對(duì)應(yīng)；所述第一端口為所述上層芯片的各端口中的任意一個(gè)，所述第二端口為所述中間連線層的各端口中與所述第一端口具有對(duì)準(zhǔn)關(guān)系的端口。

7.如權(quán)利要求2所述的三維芯片集成驗(yàn)證方法，其特征在于，在所述將所述中間連線層和所述上層芯片進(jìn)行立體驗(yàn)證之前，還包括：

判斷所述中間連線層的第一工藝和所述上層芯片的第二工藝是否兼容，若否，將所述第一工藝轉(zhuǎn)化為第三工藝，所述第三工藝與所述第二工藝兼容；

所述將所述中間連線層和所述上層芯片進(jìn)行立體驗(yàn)證，包括：

將具有所述第三工藝的所述中間連線層、與所述上層芯片進(jìn)行立體驗(yàn)證。