[發明專利]一種即插即用的電網穩控裝置通信測試方法及系統

有效

• 申請號: 202011242985.0
• 申請日: 2020-11-10
• 公開（公告）號: CN112468322B
• 公開（公告）日: 2023-07-14
• 發明（設計）人: 信亞磊;沈沉;徐云松;張榮良;陳一飛;宋彥鋒;盧軍志;湯洋;牛勇永;閆振宇;凌特利;孫振華;李英明
• 申請（專利權）人: 許繼集團有限公司;許繼電氣股份有限公司;許昌許繼軟件技術有限公司
• 主分類號: H04L43/18
• 分類號: H04L43/18;H04L43/50;H04L67/5681;H04L69/08;H04L69/22;H04L67/133
• 代理公司: 北京中創云知識產權代理事務所(普通合伙) 11837
• 代理人: 肖佳

1.一種即插即用的電網穩控裝置通信測試方法，其特征在于，包括：

(1)通信測試儀包括若干組測試板卡，若干組測試板卡即插即用，根據被測對象的類型選擇通信測試儀與之匹配的測試板卡；

(2)通過人機交互模塊設置通信測試儀的測試參數，生成測試數據并傳送給通信測試儀；

(3)通信測試儀定時發送測試數據至電網穩控裝置，電網穩控裝置回傳數據，通信測試儀接收后添加時間戳；

(4)通信測試儀統一數據格式后封裝報文，人機交互模塊抓取報文，解析報文并獲取序號和時標，判斷報文之間序號的連續性和時間間隔是否滿足閾值要求，進而判定電網穩控裝置通信測試是否合格；

通信測試儀包括CPU和FPGA；通信測試儀定時發送測試數據至電網穩控裝置，包括：CPU按照定時器設定周期發送緩存區內的測試數據至FPGA的發送緩存，定時器添加FPGA預發時標；FPGA按照預發時標發送緩存內的測試數據；

如果FPGA的發送緩存已滿，則等待FPGA的發送緩存存在可用空間后，定時器再添加FPGA預發時標，按照設定周期發送緩存區內的測試數據至FPGA的發送緩存。

2.根據權利要求1所述的即插即用的電網穩控裝置通信測試方法，其特征在于，預發時標計算方法為：tick2＝tick0+(n*1667)/m，其中tick0為FPGA的當前時鐘，n為當前周期的發送數據序號，m為CPU的每個定時器設定周期的微秒數。

3.根據權利要求2所述的即插即用的電網穩控裝置通信測試方法，其特征在于，通信測試儀接收后添加時間戳，包括：FPGA接收到回傳數據并添加時間戳，存入發送緩存；CPU按定時器周期查詢數據完成標志，查詢到數據完成標志后發送至CPU的接收緩存區。

4.根據權利要求3所述的即插即用的電網穩控裝置通信測試方法，其特征在于，通信測試儀統一數據格式后封裝報文包括：將CPU的接收緩存區內的回傳數據存入抽象層緩存區，CPU的抽象層將數據封裝成某一特定類型報文，特定類型報文與所述測試數據和回傳數據的類型不同。

5.根據權利要求4所述的即插即用的電網穩控裝置通信測試方法，其特征在于，判斷時間間隔是否滿足閾值要求包括：獲取幀之間的時標差的最大值、最小值，判斷是否在間隔閾值范圍內，如果在間隔閾值范圍內則滿足閾值要求，否則不滿足閾值要求。

6.一種即插即用的電網穩控裝置通信測試系統，其特征在于，包括：通信測試儀以及人機交互模塊；

所述人機交互模塊用于實現人機交互，設置通信測試儀的測試參數，生成測試數據并傳送給通信測試儀；

所述通信測試儀包括若干組測試板卡，若干組測試板卡即插即用，分別對應不同的被測對象的類型；通信測試儀定時發送測試數據至電網穩控裝置，電網穩控裝置回傳數據，通信測試儀接收后添加時間戳；通信測試儀統一數據格式后封裝報文，人機交互模塊抓取報文，解析報文并獲取序號和時標，判斷報文之間序號的連續性和時間間隔是否滿足閾值要求，進而判定電網穩控裝置通信測試是否合格；所述通信測試儀包括CPU和FPGA；所述CPU在FPGA的發送緩存未滿時，按照定時器設定周期發送緩存區內的測試數據至FPGA的發送緩存，定時器添加FPGA預發時標；FPGA接收到回傳數據并添加時間戳，存入發送緩存；CPU按定時器周期查詢數據完成標志，查詢到數據完成標志后發送至CPU的接收緩存區。

7.根據權利要求6所述的即插即用的電網穩控裝置通信測試系統，其特征在于，所述CPU包括RPC服務器模塊、設備抽象層及接口模塊、驅動層數據處理模塊以及設備驅動層模塊；

所述RPC服務器模塊用于形成RPC服務器，人機交互模塊形成RPC客戶機，所述RPC服務器接收RPC客戶機發送測試參數和測試數據；根據測試參數進行自身配置；

所述設備抽象層及接口模塊，從測試參數中獲取所需的測試類型，根據所需的測試類型調用操作函數，將測試參數作為操作函數的參數發送給設備驅動層模塊；

設備驅動層模塊調用操作函數，從測試參數中提取操作函數所需的參數，并映射到對應的外部設備；發送數據時驅動層數據處理模塊根據測試參數設定的時間將CPU發送緩沖區內的測試數據發送至FPGA發送緩沖區，接收數據時驅動層數據處理模塊按照測試參數設定的時間將FPGA接收緩沖區內的數據傳入CPU接收緩沖區。