[發明專利]用于半導體存儲器中的時鐘調平的設備及方法

在審

• 申請號: 202011239298.3
• 申請日: 2020-11-09
• 公開（公告）號: CN112820333A
• 公開（公告）日: 2021-05-18
• 發明（設計）人: 伊藤浩士;多田圭佑;坂下基匡
• 申請（專利權）人: 美光科技公司
• 主分類號: G11C11/4076
• 分類號: G11C11/4076;G11C11/4096;G06F13/42
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王龍

1.一種存儲器，其包括：

模式寄存器，其經配置以編程有用于設置時鐘調平模式的信息且編程有延時信息；

時鐘分頻器電路，其經配置以接收數據時鐘且基于所述數據時鐘提供多個時鐘；

延時控制電路，其經配置以接收所述延時信息且進一步經配置以提供第一控制信號，所述延時控制電路經配置以至少部分基于所述延時信息及系統時鐘提供具有一時序的有效第一控制信號；

時鐘調平控制電路，其經配置以接收所述多個時鐘中的第一及第二時鐘且接收所述第一控制信號，所述時鐘調平控制電路經配置用于存取操作以響應于有效第一控制信號在所述第一時鐘的時鐘轉變處而提供有效第二控制信號且進一步經配置用于所述時鐘調平模式以響應于所述有效第一控制信號在所述第二時鐘的轉變處而提供時鐘調平反饋，其中所述時鐘調平反饋指示所述數據時鐘及系統時鐘的相對時序；

讀取時鐘電路，其經配置以從所述時鐘調平控制電路接收所述第二控制信號且從所述時鐘分頻器電路接收所述多個時鐘，所述讀取時鐘電路進一步經配置以在響應于所述有效第二控制信號而激活時提供所述多個時鐘；及

串行器電路，其經配置以并行地接收內部數據且布置響應于來自所述讀取時鐘電路的所述多個時鐘而串行地提供的所述內部數據。

2.根據權利要求1所述的存儲器，其中所述有效第一控制信號包括具有用于所述存取操作的第一脈沖寬度且具有用于所述時鐘調平模式的不同于所述第一脈沖寬度的第二脈沖寬度的脈沖。

3.根據權利要求2所述的存儲器，其中所述延時控制電路包括用于提供具有用于所述存取操作的所述第一脈沖寬度且具有用于所述時鐘調平模式的所述第二脈沖寬度的所述有效第一控制信號的多路復用器。

4.根據權利要求1所述的存儲器，其中所述時鐘調平控制電路經配置以響應于所述數據時鐘領先于所述系統時鐘而提供具有第一邏輯電平的所述時鐘調平反饋及響應于所述數據時鐘滯后于所述系統時鐘而提供具有第二邏輯電平的所述時鐘調平反饋。

5.根據權利要求1所述的存儲器，其進一步包括：

第二延時控制電路，其經配置以從所述模式寄存器接收第二延時信息且進一步經配置以提供第三控制信號，所述第二延時控制電路經配置以至少部分基于所述第二延時信息及所述系統時鐘提供具有一時序的有效第三控制信號；

時鐘控制電路，其經配置以接收所述多個時鐘中的所述第一及第二時鐘且接收所述第三控制信號，所述時鐘控制電路經配置用于寫入操作以響應于有效第三控制信號在所述第一時鐘的時鐘轉變處而提供有效第四控制信號；

寫入時鐘電路，其經配置以從所述時鐘控制電路接收所述第四控制信號且從所述時鐘分頻器電路接收所述多個時鐘，所述寫入時鐘電路進一步經配置以在響應于所述有效第四控制信號而激活時提供所述多個時鐘；及

解串器電路，其經配置以串行地接收數據且布置所述串行數據位以響應于所述多個時鐘而并行地提供內部數據。

6.根據權利要求1所述的存儲器，其中所述模式寄存器、時鐘分頻器電路及延時控制電路定位于外圍中心區域中。

7.根據權利要求6所述的存儲器，其中所述時鐘調平電路、讀取時鐘電路及所述串行器電路定位于所述外圍中心區域外。

8.根據權利要求1所述的存儲器，其中所述模式寄存器進一步經配置以編程有設置內部時鐘頻率的信息，且其中所述數據時鐘具有對應于設置所述內部時鐘頻率的所述信息的第一值的第一時鐘頻率且所述數據時鐘具有對應于設置所述內部時鐘頻率的所述信息的第二值的第二時鐘頻率，所述第一及第二頻率是所述系統時鐘的時鐘頻率的倍數。