[發(fā)明專(zhuān)利]一種FPGA邏輯重加載電路

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• 申請(qǐng)?zhí)枺?/td>: 202011227311.3
• 申請(qǐng)日: 2020-11-05
• 公開(kāi)（公告）號(hào): CN112307697A
• 公開(kāi)（公告）日: 2021-02-02
• 發(fā)明（設(shè)計(jì)）人: 朱志強(qiáng);武健;王世奎;孫東旭;徐玉杰;武堅(jiān)
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中國(guó)航空工業(yè)集團(tuán)公司西安航空計(jì)算技術(shù)研究所
• 主分類(lèi)號(hào): G06F30/343
• 分類(lèi)號(hào): G06F30/343
• 代理公司: 中國(guó)航空專(zhuān)利中心 11008
• 代理人: 張昕

本發(fā)明公開(kāi)一種FPGA邏輯重加載電路，包括：至少2片F(xiàn)lash，1片可編程邏輯電路，至少2片F(xiàn)lash掛接在可編程邏輯電路上互為備份，F(xiàn)PGA輸出的片選信號(hào)CS在Flash與FPGA之間通過(guò)可編程邏輯電路進(jìn)行耦合；FPGA邏輯重加載電路具有3種應(yīng)用模式：邏輯加載模式、邏輯在線(xiàn)升級(jí)模式、邏輯離線(xiàn)升級(jí)模式；該電路通過(guò)CPLD中的控制邏輯實(shí)現(xiàn)FPGA邏輯加載狀態(tài)判斷和重加載功能，并可實(shí)現(xiàn)在線(xiàn)和離線(xiàn)狀態(tài)下對(duì)指定Flash的邏輯升級(jí)功能。本發(fā)明實(shí)施例避免了傳統(tǒng)FPGA邏輯存儲(chǔ)及加載電路在出現(xiàn)Flash芯片故障或升級(jí)加載異常中斷時(shí)無(wú)法正常完成加載操作的缺點(diǎn)。

技術(shù)領(lǐng)域：

本發(fā)明涉及但不限于計(jì)算機(jī)硬件技術(shù)領(lǐng)域，尤指電路系統(tǒng)中一種FPGA邏輯重加載電路。

背景技術(shù)：

現(xiàn)代航空電子產(chǎn)品設(shè)計(jì)中，F(xiàn)PGA被廣泛用于各類(lèi)嵌入式系統(tǒng)及模塊的開(kāi)發(fā)與設(shè)計(jì)。由于航電系統(tǒng)對(duì)于電子模塊的啟動(dòng)有著嚴(yán)格的可靠性要求，傳統(tǒng)的基于FPGA設(shè)計(jì)的電子模塊多采用1片F(xiàn)lash為FPGA芯片提供邏輯存儲(chǔ)及加載功能，當(dāng)Flash芯片失效、Flash芯片管腳脫焊/橋連或在邏輯升級(jí)加載過(guò)程中出現(xiàn)異常下電等情況時(shí)，均會(huì)導(dǎo)致FPGA無(wú)法正常加載完成從而出現(xiàn)電子模塊“變磚”無(wú)法工作的情況。

發(fā)明內(nèi)容：

本發(fā)明的目的是：本發(fā)明實(shí)施例提供一種FPGA邏輯重加載電路，以解決傳統(tǒng)FPGA邏輯存儲(chǔ)及加載電路，可能由于Flash芯片故障或升級(jí)加載異常中斷，而導(dǎo)致整個(gè)電路無(wú)法正常完成加載操作的問(wèn)題。

本發(fā)明的技術(shù)解決方案是：本發(fā)明實(shí)施例提供一種FPGA邏輯重加載電路，包括：至少2片F(xiàn)lash，1片可編程邏輯電路，所述至少2片F(xiàn)lash掛接在可編程邏輯電路上互為備份；

其中，所述至少2片F(xiàn)lash芯片的時(shí)鐘信號(hào)CLK、數(shù)據(jù)信號(hào)、地址信號(hào)、控制信號(hào)通過(guò)復(fù)用的連接方式連接到FPGA，F(xiàn)PGA輸出的片選信號(hào)CS在Flash與FPGA之間通過(guò)可編程邏輯電路進(jìn)行耦合；所述FPGA邏輯重加載電路具有3種應(yīng)用模式：邏輯加載模式、邏輯在線(xiàn)升級(jí)模式、邏輯離線(xiàn)升級(jí)模式；

所述FPGA邏輯重加載電路，用于通過(guò)所述可編程邏輯電路控制2片F(xiàn)lash的加載過(guò)程，從而通過(guò)可編程邏輯電路中的控制邏輯在邏輯加載模式下控制FPGA邏輯加載狀態(tài)判斷和重加載功能，以及在邏輯在線(xiàn)升級(jí)模式下實(shí)現(xiàn)在線(xiàn)狀態(tài)下對(duì)指定Flash的邏輯升級(jí)功能，在邏輯離線(xiàn)升級(jí)模式下實(shí)現(xiàn)離線(xiàn)狀態(tài)下對(duì)指定Flash的邏輯升級(jí)功能。

可選地，如上所述的FPGA邏輯重加載電路中，

所述FPGA邏輯重加載電路中，F(xiàn)PGA的邏輯加載信號(hào)ROGRAM_B和FPGA邏輯加載完成信號(hào)DONE均連接至可編程邏輯電路；

所述可編程邏輯電路的輸入信號(hào)包括：由FPGA輸入的片選信號(hào)CS、在線(xiàn)升級(jí)使能信號(hào)EN_online_upgrade、在線(xiàn)升級(jí)Flash選擇信號(hào)SEL_online_flash、所述DONE和啟動(dòng)加載信號(hào)INIT_B，以及由外部驅(qū)動(dòng)輸入的離線(xiàn)升級(jí)使能信號(hào)EN_offline_upgrade、離線(xiàn)升級(jí)Flash選擇信號(hào)SEL_offline_flash、時(shí)間設(shè)定信號(hào)TimeSet1和TimeSet2；

所述可編程邏輯電路的輸出信號(hào)包括：輸出到FPGA的邏輯加載信號(hào)PROGRAM_B，以及輸出到其中一片F(xiàn)lash的選通片選信號(hào)CS1和輸出到另一片F(xiàn)lash的選通片選信號(hào)CS2信號(hào)。

可選地，如上所述的FPGA邏輯重加載電路中，

在所述邏輯加載模式下控制FPGA邏輯加載狀態(tài)判斷和重加載功能的方式，為：FPGA默認(rèn)從其中一片F(xiàn)lash中加載邏輯，且在一個(gè)加載周期后FPGA沒(méi)有正常啟動(dòng)，則通過(guò)可編程邏輯電路的控制邏輯將加載信號(hào)CS選通到另一片F(xiàn)lash上，并強(qiáng)制FPGA開(kāi)始新的加載序列。

可選地，如上所述的FPGA邏輯重加載電路中，