[發明專利]一種FPGA邏輯重加載電路

在審

• 申請號: 202011227311.3
• 申請日: 2020-11-05
• 公開（公告）號: CN112307697A
• 公開（公告）日: 2021-02-02
• 發明（設計）人: 朱志強;武健;王世奎;孫東旭;徐玉杰;武堅
• 申請（專利權）人: 中國航空工業集團公司西安航空計算技術研究所
• 主分類號: G06F30/343
• 分類號: G06F30/343
• 代理公司: 中國航空專利中心 11008
• 代理人: 張昕

本發明公開一種FPGA邏輯重加載電路，包括：至少2片Flash，1片可編程邏輯電路，至少2片Flash掛接在可編程邏輯電路上互為備份，FPGA輸出的片選信號CS在Flash與FPGA之間通過可編程邏輯電路進行耦合；FPGA邏輯重加載電路具有3種應用模式：邏輯加載模式、邏輯在線升級模式、邏輯離線升級模式；該電路通過CPLD中的控制邏輯實現FPGA邏輯加載狀態判斷和重加載功能，并可實現在線和離線狀態下對指定Flash的邏輯升級功能。本發明實施例避免了傳統FPGA邏輯存儲及加載電路在出現Flash芯片故障或升級加載異常中斷時無法正常完成加載操作的缺點。

技術領域：

本發明涉及但不限于計算機硬件技術領域，尤指電路系統中一種FPGA邏輯重加載電路。

背景技術：

現代航空電子產品設計中，FPGA被廣泛用于各類嵌入式系統及模塊的開發與設計。由于航電系統對于電子模塊的啟動有著嚴格的可靠性要求，傳統的基于FPGA設計的電子模塊多采用1片Flash為FPGA芯片提供邏輯存儲及加載功能，當Flash芯片失效、Flash芯片管腳脫焊/橋連或在邏輯升級加載過程中出現異常下電等情況時，均會導致FPGA無法正常加載完成從而出現電子模塊“變磚”無法工作的情況。

發明內容：

本發明的目的是：本發明實施例提供一種FPGA邏輯重加載電路，以解決傳統FPGA邏輯存儲及加載電路，可能由于Flash芯片故障或升級加載異常中斷，而導致整個電路無法正常完成加載操作的問題。

本發明的技術解決方案是：本發明實施例提供一種FPGA邏輯重加載電路，包括：至少2片Flash，1片可編程邏輯電路，所述至少2片Flash掛接在可編程邏輯電路上互為備份；

其中，所述至少2片Flash芯片的時鐘信號CLK、數據信號、地址信號、控制信號通過復用的連接方式連接到FPGA，FPGA輸出的片選信號CS在Flash與FPGA之間通過可編程邏輯電路進行耦合；所述FPGA邏輯重加載電路具有3種應用模式：邏輯加載模式、邏輯在線升級模式、邏輯離線升級模式；

所述FPGA邏輯重加載電路，用于通過所述可編程邏輯電路控制2片Flash的加載過程，從而通過可編程邏輯電路中的控制邏輯在邏輯加載模式下控制FPGA邏輯加載狀態判斷和重加載功能，以及在邏輯在線升級模式下實現在線狀態下對指定Flash的邏輯升級功能，在邏輯離線升級模式下實現離線狀態下對指定Flash的邏輯升級功能。

可選地，如上所述的FPGA邏輯重加載電路中，

所述FPGA邏輯重加載電路中，FPGA的邏輯加載信號ROGRAM_B和FPGA邏輯加載完成信號DONE均連接至可編程邏輯電路；

所述可編程邏輯電路的輸入信號包括：由FPGA輸入的片選信號CS、在線升級使能信號EN_online_upgrade、在線升級Flash選擇信號SEL_online_flash、所述DONE和啟動加載信號INIT_B，以及由外部驅動輸入的離線升級使能信號EN_offline_upgrade、離線升級Flash選擇信號SEL_offline_flash、時間設定信號TimeSet1和TimeSet2；

所述可編程邏輯電路的輸出信號包括：輸出到FPGA的邏輯加載信號PROGRAM_B，以及輸出到其中一片Flash的選通片選信號CS1和輸出到另一片Flash的選通片選信號CS2信號。

可選地，如上所述的FPGA邏輯重加載電路中，

在所述邏輯加載模式下控制FPGA邏輯加載狀態判斷和重加載功能的方式，為：FPGA默認從其中一片Flash中加載邏輯，且在一個加載周期后FPGA沒有正常啟動，則通過可編程邏輯電路的控制邏輯將加載信號CS選通到另一片Flash上，并強制FPGA開始新的加載序列。

可選地，如上所述的FPGA邏輯重加載電路中，