[發(fā)明專(zhuān)利]薄膜晶體管及其閾值電壓的調(diào)整方法、顯示裝置及介質(zhì)

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• 申請(qǐng)?zhí)枺?/td>: 202011221754.1
• 申請(qǐng)日: 2020-11-05
• 公開(kāi)（公告）號(hào): CN112331722A
• 公開(kāi)（公告）日: 2021-02-05
• 發(fā)明（設(shè)計(jì)）人: 劉凱軍;周佑聯(lián);許哲豪;袁海江
• 申請(qǐng)（專(zhuān)利權(quán)）人: 北海惠科光電技術(shù)有限公司;惠科股份有限公司
• 主分類(lèi)號(hào): H01L29/786
• 分類(lèi)號(hào): H01L29/786;G09G3/20
• 代理公司: 深圳市世紀(jì)恒程知識(shí)產(chǎn)權(quán)代理事務(wù)所 44287
• 代理人: 關(guān)向蘭

本發(fā)明公開(kāi)了一種薄膜晶體管、顯示裝置、薄膜晶體管的閾值電壓的調(diào)整方法及可讀存儲(chǔ)介質(zhì)，所述薄膜晶體管的閾值電壓的調(diào)整方法，應(yīng)用于顯示裝置，包括以下步驟：接收到關(guān)閉顯示裝置的第一控制信息時(shí)，控制電源向與所述電源的正極電性連接的薄膜晶體管或控制線加載高電平，以在每個(gè)薄膜晶體管的柵極形成正偏壓，從而釋放所述薄膜晶體管的柵極絕緣層處積累的正離子，將每個(gè)所述薄膜晶體管的閾值電壓提高至預(yù)設(shè)區(qū)間內(nèi)，避免閾值電壓向左漂移而造成漏電流增大，提高顯示裝置的顯示效果。

技術(shù)領(lǐng)域

本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及薄膜晶體管、顯示裝置、薄膜晶體管的閾值電壓的調(diào)整方法及可讀存儲(chǔ)介質(zhì)。

背景技術(shù)

現(xiàn)有的GOA(Gate Driven on array，陣列基板上柵驅(qū)動(dòng)集成)技術(shù)存在一定的可靠性風(fēng)險(xiǎn)，即由于控制逐行掃描開(kāi)關(guān)的開(kāi)關(guān)元件，例如TFT(Thin film transistor，薄膜晶體管)中摻氫非晶硅半導(dǎo)體偏移特性會(huì)導(dǎo)致的閾值電壓向左偏移，從而導(dǎo)致漏電流增大，從而影響顯示裝置的顯示效果。如何減小TFT器件中的閾值電壓向左偏移，進(jìn)而提高顯示器的顯示效果是本領(lǐng)域技術(shù)人員亟待解決的問(wèn)題。

上述內(nèi)容僅用于輔助理解本發(fā)明的技術(shù)方案，并不代表承認(rèn)上述內(nèi)容是現(xiàn)有技術(shù)。

發(fā)明內(nèi)容

本發(fā)明的主要目的在于提供一種薄膜晶體管、顯示裝置、薄膜晶體管的閾值電壓的調(diào)整方法及可讀存儲(chǔ)介質(zhì)，旨在提高顯示裝置的顯示效果。

為實(shí)現(xiàn)上述目的，本發(fā)明提出了一種薄膜晶體管，所述薄膜晶體管包括：

基板；

柵極，形成于所述基板上；

柵極絕緣層，形成于所述基板上；

有源層，形成于所述柵極絕緣層上；

摻雜層，形成于所述有源層上；及

形成于所述摻雜層上的源極與漏極，其中，溝道區(qū)位于所述摻雜層的中部，所述溝道區(qū)貫穿所述摻雜層、并部分貫穿至所述有源層，所述源極與漏極位于所述溝道區(qū)的兩側(cè)；

絕緣保護(hù)層，形成于所述基板上，其中，所述絕緣保護(hù)層覆蓋所述有源層、所述摻雜層以及所述漏極；

導(dǎo)電層，形成于所述源極以及所述柵極上，并導(dǎo)通所述源極以及所述柵極。

可選地，所述柵極絕緣層上設(shè)置有第一通孔；

所述絕緣保護(hù)層上設(shè)置有第二通孔以及第三通孔；

所述第一通孔與所述第二通孔相通；

所述導(dǎo)電層穿過(guò)所述第一通孔以及所述第二通孔與所述柵極連接，并穿過(guò)所述第三通孔與所述源極連接。

此外，為實(shí)現(xiàn)上述目的，本發(fā)明還提出了顯示裝置，所述顯示裝置包括：

如上述的薄膜晶體管；

電源，所述電源的正極與所述薄膜晶體管的源極以及柵極電性連接，所述電源的負(fù)極與所述薄膜晶體管的漏極電性連接。

可選地，所述顯示裝置包括至少兩個(gè)所述薄膜晶體管；

一個(gè)所述薄膜晶體管的源極以及柵極與所述電源的正極電性連接；

其余每個(gè)所述薄膜晶體管的源極以及柵極與前一個(gè)所述薄膜晶體管的漏極電性連接；

最末端的所述薄膜晶體管的漏極與所述電源的負(fù)極電性連接。

可選地，所述顯示裝置包括至少兩條控制線以及至少兩條漏極總線；

所述控制線電性連接至少兩個(gè)所述薄膜晶體管的源極與柵極；及

所述漏極總線電性連接至少兩個(gè)所述薄膜晶體管的漏極；