[發明專利]一種面向深度神經網絡的芯片布圖規劃方法

在審

• 申請號: 202011214871.5
• 申請日: 2020-11-04
• 公開（公告）號: CN112183015A
• 公開（公告）日: 2021-01-05
• 發明（設計）人: 張曉巖;郭龍坤;孫龍;常希文;徐楚楚;戴國偉;王文騏
• 申請（專利權）人: 南京師范大學
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/27
• 代理公司: 南京蘇高專利商標事務所(普通合伙) 32204
• 代理人: 柏尚春

1.一種面向深度神經網絡的芯片布圖規劃方法，其特征在于，包括以下步驟：

(1)估計神經網絡對應的核圖中所有核的面積；

(2)根據實際數據和核庫，計算在輸入圖像高度、寬度、特征數和輸出四個維度上的資源分配數量h’、w’、c’和k’；

(3)針對神經網絡中的核全是conv的情況和神經網絡中的核部分是dblock部分是cblock的情況，對參數c’，k’進行優化，得到神經網絡中每一層核對應的符合預設條件的較好的矩形模塊形狀；

(4)采用核貪婪排序算法確定擺放核圖中所有核的擺放順序；

(5)基于步驟(4)中的線性順序，對步驟(3)獲得的矩形模塊進行布局：采用核適配增長算法，迭代地增加核對應的矩形模塊，使得下一個將被布局的模塊被放置到使布圖規劃目標函數最優的地方，直到所有核被分配完。

2.根據權利要求1所述的面向深度神經網絡的芯片布圖規劃方法，其特征在于，所述步驟(1)的實現過程如下：

由核庫中核conv的性能函數：

Area_conv＝height*width＝3*h′w′k′(c′+1)≈3*h′w′k′c′

得：

每個核理想執行時間為myT，則：

對于核dblock：

對于核cblock：

其中，H，W，R，S，C，K，T分別代表輸入圖像的高和寬、感受野大小、輸入和輸出數據和步幅大小。

3.根據權利要求1所述的面向深度神經網絡的芯片布圖規劃方法，其特征在于，所述步驟(2)的實現過程如下：

計算time的式中有上取整函數ceil，因此有而H，W均為整數；為控制time，考慮讓和為整數，先確定參數h’和w’，并取h’和w’的值為H，W的質因數；再由h’和w’去確定c’和k’的值；根據memory確定參數c’和k’，由：

R＝S∈{1，2，3}，粗略地，令

可以確定參數：

又因為memory＜memlimit，得：

取：

4.根據權利要求1所述的面向深度神經網絡的芯片布圖規劃方法，其特征在于，所述步驟(3)的實現過程如下：

(31)神經網絡中的核全是conv的情況：指定神經網絡中的核全是conv時，其中間層的層數主要有52層和100層兩種結構；若中間層層數是52層時，令若中間層層數是100層，令利用參數h’，w’，k’，求出每個conv核的height和width，并記karea＝height*width；每個核conv的四個執行參數h’，w’，k’計算出的karea，Area_conv進行比較：保留兩組參數，即得到每個conv核有兩種符合條件的不同形狀；

(32)神經網絡中的核部分是dblock部分是cblock的情況：當指定神經網絡中的核部分是dblock部分是cblock時，其中間層的層數主要有16層和32層兩種結構；計算得到dblock的參數c1’，c2’，c3’，k1’，k2’，k3’以及cblock的參數c1’，c2’，c3’，c4’，k1’，k2’，k3’，k4’；

對每個核dblock的四個執行參數h’，w’，c’，k’計算出該核的height和width，并記karea＝height*width；

對karea，Area_dblock進行比較：對每個核cblock的四個執行參數h’，w’，c’，k’計算出該核的height和width，并記karea＝height*width；

對karea，Area_cblock進行比較：對于指定神經網絡中的核部分是dblock部分是cblock的情況，每個核只保留三組參數，即得到每個dblock核和cblock核有三種符合條件的不同形狀。