[發明專利]銅互連線的制造方法

在審

• 申請號: 202011214868.3
• 申請日: 2020-11-04
• 公開（公告）號: CN112382608A
• 公開（公告）日: 2021-02-19
• 發明（設計）人: 許家彰;蔡旻錞;陳建勛
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種銅互連線的制造方法，包括步驟：步驟一、提供具有平坦表面的前層膜，在前層膜上形成阻擋層、銅籽晶層，在銅籽晶層上電鍍形成銅層；步驟二、進行銅反應離子刻蝕工藝對選定區域中的銅層、銅籽晶層和阻擋層進行刻蝕，由未被刻蝕的阻擋層、銅籽晶層和銅層疊加形成銅互連線；步驟三、形成鈷層將銅互連線的頂部表面和側面包覆；步驟四、在銅互連線之間填充層間膜。本發明能消除銅填孔問題，能使銅互連線線的完整性非常好并從而能降低導通電阻，能很好的適用于7nm以下技術節點。

技術領域

本發明涉及半導體集成電路的制造領域，特別是涉及一種銅互連線的制造方法。

背景技術

現有工藝中通常采用大馬士革工藝形成銅互連線即后端(BEOL)銅導線，通常還會采用同時形成銅互連線還會和通孔的雙大馬士革工藝，如圖1A至圖1C所示，是現有大馬士革工藝的制造方法各步驟中的器件結構示意圖，現有大馬士革工藝的制造方法包括如下步驟：

步驟一、如圖1A所示，前層膜101，圖1A中，所述前層膜101為金屬前層間膜(PMD)，在前層膜101中形成有接觸孔(CT)。

步驟二、如圖1A所示，形成氮摻雜碳化硅(N Doped SiC，NDC)層102，所述NDC層102作為所述底層金屬層向上擴散的阻擋層。

在所述NDC層102上形成SiO2層103。

形成低K介質層104，低K介質層104的材料包括BD或BDⅡ。BD是由C,H,O,Si等元素組成的介質材料，K值為2.5～3.3。BDⅡ是BD改了的改進版本。圖1A中，顯示了了低K介質層104位BDII。

步驟三、再在低K介質層104的頂部表面形成NDC層103，作為頂部的金屬擴散阻擋層。

之后再在NDC層103的表面形成無氮抗反射涂層(NFDARC)106。

步驟四、在NFDARC層106的表面形成金屬硬掩模層(MHM)107，金屬硬掩模層107的材料通常采用TiN，圖1A中也采用TiN-MHM表示金屬硬掩模層107。

步驟五、通過光刻加刻蝕工藝可以將銅互連線對應的溝槽形成區域的金屬硬掩模層107打開，之后形成溝槽。

在雙大馬士革工藝中，還能結合通孔的形成工藝能形成同時具有通孔的開口和溝槽的結構。

步驟六、之后再通孔和溝槽中進行金屬填充，包括：

形成阻擋層108，阻擋層108通常由TaN層和Ta層疊加而成。

形成銅籽晶層(未顯示)，在所述銅籽晶層上電鍍形成銅層109。

圖1A中，銅層109需要將溝槽和通孔的開口都填充并會延伸到通孔的開口和溝槽外的表面上。當技術節點縮小時，銅層109填充通孔的開口和溝槽的難度會增加，當技術節點為7nm以下時，無法很好的填充通孔的開口和溝槽。

步驟七、進行銅的化學機械研磨(CMP)。如圖1B所示，銅CMP后，停止在低K介質層104。

步驟八、形成覆蓋在銅層109表面的鈷層110，用以提高銅的電子遷移率(EM)性能。

現有方法中，銅互連線的填孔(gap fill)能力有巨大挑戰，會產生缺陷(Defect)和Cu空洞(void)導致可靠度問題，填孔不好導致電阻(Rc)偏高。所以，7nm以下技術節點的后端銅導線工藝方法若利用傳統的現有方法形成，會遇到銅填孔能力的巨大挑戰,不僅是有defect問題,還會有衍生Rc偏高,EM…等等問題,使得開發周期變長,影響整個開發進度。

發明內容

本發明要解決的技術問題是提供一種銅互連線的制造方法，能消除銅填孔問題，能使銅互連線線的完整性非常好并從而能降低導通電阻，能很好的適用于7nm以下技術節點。