[發(fā)明專利]基于憶阻器的低功耗脈沖卷積神經(jīng)網(wǎng)絡(luò)的硬件架構(gòu)

有效

• 申請(qǐng)?zhí)枺?/td>: 202011203894.6
• 申請(qǐng)日: 2020-11-02
• 公開（公告）號(hào): CN112183739B
• 公開（公告）日: 2022-10-04
• 發(fā)明（設(shè)計(jì)）人: 吳啟樵;孫文浩;蔡元鵬;陳松
• 申請(qǐng)（專利權(quán)）人: 中國科學(xué)技術(shù)大學(xué);程林;吳楓;陳松
• 主分類號(hào): G06N3/063
• 分類號(hào): G06N3/063;G06N3/04;G06F13/28
• 代理公司: 北京凱特來知識(shí)產(chǎn)權(quán)代理有限公司 11260
• 代理人: 鄭立明;韓珂

1.一種基于憶阻器的低功耗脈沖卷積神經(jīng)網(wǎng)絡(luò)的硬件架構(gòu)，其特征在于，包括：輸入緩沖器、憶阻器控制模塊、憶阻器陣列、靈敏放大器模塊、以及輸出緩沖器；

所述輸入緩沖器，用于存儲(chǔ)圖片輸入數(shù)據(jù)，并在計(jì)算時(shí)輸出譯碼總線信號(hào)和控制總線信號(hào)；

所述憶阻器控制模塊，用于根據(jù)譯碼總線信號(hào)和控制總線信號(hào)將相應(yīng)的圖片輸入數(shù)據(jù)寫入憶阻器陣列中；

所述憶阻器陣列的內(nèi)部存儲(chǔ)有權(quán)重?cái)?shù)據(jù)，結(jié)合圖片輸入數(shù)據(jù)進(jìn)行存內(nèi)計(jì)算，輸出匯集電流值；

所述靈敏放大器模塊，用于結(jié)合憶阻器陣列輸出的匯集電流值與參考電壓，輸出高電平電壓或低電平電壓；

所述輸出緩沖器，接收并靈敏放大器模塊的輸出結(jié)果，存儲(chǔ)或者向外輸出；

其中，憶阻器陣列的每一列憶阻器各自連接一個(gè)靈敏放大器及相應(yīng)的電容；每一列憶阻器、靈敏放大器及相應(yīng)的電容構(gòu)成一個(gè)脈沖神經(jīng)計(jì)算單元，其計(jì)算公式為：

其中，I_j(t-1)為憶阻器陣列第j列在t-1時(shí)刻的匯集電流，G_ij為憶阻器陣列第i行、第j列憶阻器的電導(dǎo)值，S_i(t-1)為第i行在t-1時(shí)刻的輸入，V_READ為讀操作電壓值，V_c(t)和V_c(t-1)分別是電容在t時(shí)刻和t-1時(shí)刻的電壓值，C為電容容值，Δt為t時(shí)刻與t-1時(shí)刻的時(shí)間差，V_j為第j列靈敏放大器輸出，V_refj為提供給第j列靈敏放大器的參考電壓；V_j式子中的等號(hào)與問號(hào)之間的式子為判斷式，如果t時(shí)刻下V_c(t)大于V_refj，則第j列靈敏放大器輸出數(shù)字電平1；相反情況下，第j列靈敏放大器輸出數(shù)字電平0。

2.根據(jù)權(quán)利要求1所述的一種基于憶阻器的低功耗脈沖卷積神經(jīng)網(wǎng)絡(luò)的硬件架構(gòu)，其特征在于，所述輸入緩沖器包括：存儲(chǔ)器與控制器；

所述存儲(chǔ)器，用于存儲(chǔ)圖片輸入數(shù)據(jù)，所述圖片輸入數(shù)據(jù)是通過對(duì)浮點(diǎn)數(shù)據(jù)形式的原始輸入圖片進(jìn)行轉(zhuǎn)換后得到的由0/1比特?cái)?shù)據(jù)存儲(chǔ)的脈沖輸入圖片；

所述控制器，用于為憶阻器控制模塊提供譯碼總線信號(hào)和控制總線信號(hào)。

3.根據(jù)權(quán)利要求2所述的一種基于憶阻器的低功耗脈沖卷積神經(jīng)網(wǎng)絡(luò)的硬件架構(gòu)，其特征在于，對(duì)浮點(diǎn)數(shù)據(jù)形式的圖片進(jìn)行轉(zhuǎn)換的公式為：

Spike_input(x,y)＝(Orignal_input(x,y)＞Random(0,Max))？1:0

其中，Spike_input(x,y)是二值輸入數(shù)據(jù)的第x行、第y列像素值，Orignal_input(x,y)是原始輸入圖片的第x行、第y列像素值，Max是像素最大值，Random(0,Max)是0至像素最大值之間的隨機(jī)數(shù)；等號(hào)之后問號(hào)之前的部分是判斷式，當(dāng)判斷式成立時(shí)，表達(dá)式結(jié)果為1；當(dāng)判斷式不成立時(shí)，表達(dá)式結(jié)果為0；

基于以上公式，對(duì)于一幅原始輸入圖片能轉(zhuǎn)換為多幅脈沖輸入圖片，并以此作為脈沖卷積神經(jīng)網(wǎng)絡(luò)的輸入脈沖序列。

4.根據(jù)權(quán)利要求1所述的一種基于憶阻器的低功耗脈沖卷積神經(jīng)網(wǎng)絡(luò)的硬件架構(gòu)，其特征在于，所述憶阻器控制模塊包括：BL模塊、SL模塊和WL模塊；三個(gè)模塊接收輸入緩沖器輸出的譯碼總線信號(hào)和控制總線信號(hào)，分別控制憶阻器陣列的位線、源線和字線。

5.根據(jù)權(quán)利要求1所述的一種基于憶阻器的低功耗脈沖卷積神經(jīng)網(wǎng)絡(luò)的硬件架構(gòu)，其特征在于，所述憶阻器陣列中，由單個(gè)憶阻器和NMOS管串聯(lián)形成的1T1R三端器件單元作為基本單元，用于完成乘法計(jì)算；由圖片輸入數(shù)據(jù)控制1T1R三端器件單元中NMOS管的導(dǎo)通或閉合；

單個(gè)1T1R三端器件單元中，NMOS管的柵極為字端，NMOS管的源級(jí)為源端，NMOS管的漏級(jí)連接憶阻器的一端，憶阻器的另一端則為位端；將不同1T1R三端器件單元的字端、源端、位端各自連接，構(gòu)成憶阻器陣列位線、源線和字線。