[發明專利]基于二階跟蹤環的插值系統及方法

在審

• 申請號: 202011186449.3
• 申請日: 2020-10-30
• 公開（公告）號: CN112350726A
• 公開（公告）日: 2021-02-09
• 發明（設計）人: 姜波
• 申請（專利權）人: 重慶睿歌微電子有限公司
• 主分類號: H03M1/20
• 分類號: H03M1/20;H03M1/12
• 代理公司: 上海金盛協力知識產權代理有限公司 31242
• 代理人: 王松

本發明揭示了一種基于二階跟蹤環的插值系統及方法，所述插值系統包括：第一積分器、第二積分器、第一加法器、第二加法器、第一插值器、第二插值器、除法器、Ki、Kp及延時電路。本發明提出的基于二階跟蹤環的插值系統及方法，將跟蹤環和插值器結合，代替傳統設計中復雜的數字濾波器和插值器，可降低系統的復雜度，降低成本。此外，本發明在反饋支路上插入的延時模塊，可以精準地控制延時補償量，而不像傳統設計的復雜延時補償而又易受輸入信號噪聲影響。

技術領域

本發明屬于位移編碼器技術領域，涉及一種插值系統，尤其涉及一種基于二階跟蹤環的插值系統及方法。

背景技術

在角度或者線性位移編碼器中，通常輸出的位移和角度信號需要比采樣ADC輸出信號更高的更新速度(插值)，并且需要在勻速情況下實現零延時輸入輸出特性(也就是需要補償編碼器內部模塊產生的延時)，傳統的插值以及延時補償的算法結構如圖1所示。

被測系統(SystemUnderTest)的被測量信號(磁場，電場，光強等)被編碼器(Encoder)中的傳感器(Sensor)轉換為模擬電信號(電壓或者電流：Vin/Iin),再被編碼器中的模數轉換器(ADC)以一個頻率較低的時鐘(Clock_ADC)采樣并轉換成數字信號(Code_ADC)。通常為了濾除Sensor和ADC中的噪聲，需要一個數字濾波器(digitalfilter)接在ADC之后。然后，為達到測量控制器(Host)要求的更高的數據刷新率，需要一個工作在更快的時鐘(Clock_Interpolator)頻率下的插值器(Interpolator)來將低速的模數轉換器和數字濾波器的輸出信號(Code_ADC)插值到高速的編碼器輸出信號Code_Out.

另外，在某些應用中，對于勻速變化的信號(例如勻速轉動的角度信號)，系統希望得到一個零延時的輸出，此時就需要對系統中的傳感器，模數轉換器，數字濾波器以及插值器產生的信號延時來進行補償，補償的辦法是先由速度探測模塊(SpeedDetector)來計算出勻速信號的速度(圖1中的Speed)，再將速度信號和要補償的時間Td相乘來得到延時補償code(Code_Delay)，最后將補償code加到輸出信號中來實現延時補償。

以上所述傳統插值系統結構有如下兩個缺點：

(1)數字濾波器和插值器串聯結構，系統復雜度較高；

(2)延時補償模塊中的速度探測模塊，對于信號中包含的噪聲(特別是高頻噪聲)很敏感，輸入信號中的噪聲會被速度探測模塊放大到速度信號中去，從而降低了系統的噪聲性能。

普通跟蹤環的典型結構如圖2所示，其輸入為Code_ADC,輸出為Code_Out,跟蹤環將Code_Out與Code_ADC相減后得到的輸入輸出誤差信號Code_Error輸入由兩個積分器和一路與第一個積分器并聯的等比例通路形成的環路濾波器，并將環路濾波器的輸出作為跟蹤環的輸出信號Code_Out。

由于兩個積分器在頻率為零時的增益為無窮大，所以在輸入信號為不變信號或者為勻速信號時，跟蹤環總是隨著時間的增加趨于將Code_Error抑制為零。另一方面，由于第二個積分器的輸入信號(如圖2中的Code_Velocity)是輸出信號對時間的導數，所以其大小也就與輸出信號的速度成正比。

有鑒于此，如今迫切需要設計一種新的插值系統，以便克服現有插值系統存在的上述至少部分缺陷。

發明內容

本發明提供一種基于二階跟蹤環的插值系統及方法，可降低系統的復雜度，降低成本。

為解決上述技術問題，根據本發明的一個方面，采用如下技術方案：

一種基于二階跟蹤環的插值系統，所述插值系統包括：第一積分器、第二積分器、第一加法器、第二加法器、第一插值器、第二插值器、第一乘法器Ki、第二乘法器Kp及延時電路；