[發明專利]一種數據處理方法、處理器及電子設備

有效

• 申請號: 202011184703.6
• 申請日: 2020-10-29
• 公開（公告）號: CN112231243B
• 公開（公告）日: 2023-04-07
• 發明（設計）人: 曹俊;林江
• 申請（專利權）人: 海光信息技術股份有限公司
• 主分類號: G06F12/0842
• 分類號: G06F12/0842;G06F12/0862
• 代理公司: 北京超凡宏宇專利代理事務所(特殊普通合伙) 11463
• 代理人: 鐘揚飛

本申請涉及一種數據處理方法、處理器及電子設備，屬于計算機領域。該方法應用于處理器，處理器包括主代理、多個數據處理核和與多個數據處理核一一對應的多個緩存系統。方法包括主代理在接收到數據處理核發起的寫操作時，獲取訪問過寫操作中的目的地址的數據處理核的歷史讀記錄；基于歷史讀記錄預測將使用寫操作對應的待寫入數據的目標數據處理核；向目標數據處理核對應的緩存系統發起預取探測請求，預取探測請求中攜帶有預取數據地址；目標數據處理核對應的緩存系統響應預取探測請求，從預取數據地址處讀取預取數據并進行存儲。通過歷史讀記錄預測將使用待寫入數據的目標數據處理核，并通過探測通知其將待寫入數據提前寫入，從而減少訪問延遲。

技術領域

本申請屬于計算機領域，具體涉及一種數據處理方法、處理器及電子設備。

背景技術

目前的通用計算系統架構均包括至少一塊具有低成本、高密度、高延遲特性的動態隨機存儲芯片(Dynamic?Random?Access?Memory，DRAM)，而DRAM的高延遲特征使得數據處理核(core)包含自己的緩存系統(cache)。數據處理核的緩存系統通過一致性主設備(coherence?master)同數據總線(Bus/Fabric)相連，數據總線與一致性主代理(homeagent)相連，一致性主代理通過訪存控制器(Memory?Controller，MC)同儲存芯片(DRAM)相連，其架構如圖1所示。在圖1的通用計算系統架構中，盡管使用了緩存技術，降低了儲存芯片帶來的高訪存延時，但隨著現代數字芯片處理數據能力的增長，訪存延遲依然是通用計算系統架構的主要瓶頸。

發明內容

鑒于此，本申請的目的在于提供一種數據處理方法、處理器及電子設備，以改善現有通用計算系統架構的存在的訪問延遲的問題。

本申請的實施例是這樣實現的：

第一方面，本申請實施例提供了一種數據處理方法，應用于處理器，所述處理器包括：主代理、多個數據處理核和與所述多個數據處理核一一對應的多個緩存系統；所述方法包括：所述主代理在接收到數據處理核發起的寫操作時，獲取訪問過所述寫操作中的目的地址的數據處理核的歷史讀記錄；所述主代理基于所述歷史讀記錄預測將使用所述寫操作對應的待寫入數據的目標數據處理核；所述主代理向所述目標數據處理核對應的緩存系統發起預取探測請求，所述預取探測請求中攜帶有預取數據地址；所述目標數據處理核對應的緩存系統響應所述預取探測請求，從所述預取數據地址處讀取預取數據，并進行存儲。本申請實施例中，當主代理接收到數據處理核發起的寫操作時，獲取訪問過該寫操作中的目的地址的數據處理核的歷史讀記錄，通過歷史讀記錄來預測將使用待寫入數據的目標數據處理核，并通過探測通知目標數據處理核對應的緩存系統將待寫入數據提前寫入，從而減少訪問延遲。

結合第一方面實施例的一種可能的實施方式，所述主代理基于所述歷史讀記錄預測將使用所述寫操作對應的待寫入數據的目標數據處理核，包括：獲取所述歷史讀記錄中記錄的所有數據處理核；獲取所述所有數據處理核中各個數據處理核各自的信心值，所述信心值用于表征數據處理核將使用所述待寫入數據的概率；獲取信心值大于第一預設閾值的數據處理核，其中，所述信心值大于所述第一預設閾值的數據處理核即為所述目標數據處理核。本申請實施例中，通過信心值的方式，可以快速確定需要數據預取的目標數據處理核，極大的提高了效率。