[發明專利]芯片電路的布局方法、電路設計方法、裝置、設備及介質

在審

• 申請號: 202011176392.9
• 申請日: 2020-10-28
• 公開（公告）號: CN114417771A
• 公開（公告）日: 2022-04-29
• 發明（設計）人: 劉君
• 申請（專利權）人: OPPO廣東移動通信有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/394;G06F30/398
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 姚文嫻;張穎玲

本申請實施例公開了一種芯片電路的布局方法、電路設計方法、裝置、設備及介質，該方法包括：獲取待設計電路的初始布局結果，待設計電路包括至少兩個宏模塊，且宏模塊的四周設置有布局暈環；確定至少兩個宏模塊對應的布局暈環圖形坐標信息；對至少兩個宏模塊對應的布局暈環圖形坐標信息進行坐標運算，并將至少兩個宏模塊組合為一個或多個多邊形，得到一個或多個多邊形的坐標信息；計算一個或多個多邊形中的每相鄰兩個點的坐標差值；以及基于一個或多個多邊形中的每相鄰兩個點的坐標差值，確定至少兩個宏模塊是否存在布局違例。這樣，可以減少因宏模塊擺放引起設計規則檢查而導致的布局迭代次數，節約整個芯片設計的時間。

技術領域

本申請涉及芯片設計技術領域，尤其涉及一種芯片電路的布局方法、電路設計方法、裝置、設備及介質。

背景技術

隨著工藝尺寸的縮減，芯片的集成度增強，設計規模和難度也相應增大。通常情況下，芯片內一個模塊的規模動輒為幾百萬個標準單元，數百個宏模塊，一輪自動布局布線(Auto Place and Route，APR)的時間高達數十小時。而隨著工藝制程逐步從12nm向7nm甚至5nm演進，芯片的設計規則檢查(Design Rule Check，DRC)種類越來越多，類型也越來越復雜，項目中常因宏模塊擺放的細微問題未被發現而迭代耽誤大量的時間。如何減少因布局不當產生DRC而導致重新一輪布局迭代，用以縮短項目進程，變得尤為重要。

在7nm的布局中DRC愈發嚴格。針對因宏模塊擺放未完全對齊而產生的物理單元類型不正確或者多晶硅寬度過小等DRC問題，這些問題經常存在而且在APR工具中無法被輕易解決。雖然目前存在一些解決方案，但是這些解決方案要么比較繁瑣且耗費時間，要么需要增加布局阻塞，但是會浪費兩個阻塞大小的面積且使得時序變化，需要新一輪時序優化進行修復，甚至還會導致重新布局布線，存在一定的局限性。

發明內容

本申請提出一種芯片電路的布局方法、電路設計方法、裝置、設備及介質，可以減少因宏模塊擺放引起DRC而導致的布局迭代次數，節省芯片設計中宏模塊擺放的工作量，還可以避免宏模塊兩側同時增加布局阻塞而造成的面積浪費。

本申請的技術方案是這樣實現的：

第一方面，本申請實施例提供了一種芯片電路的布局方法，該方法包括：

獲取待設計電路的初始布局結果，其中，所述待設計電路包括至少兩個宏模塊，且宏模塊的四周設置有布局暈環；

確定所述至少兩個宏模塊對應的布局暈環圖形坐標信息；

對所述至少兩個宏模塊對應的布局暈環圖形坐標信息進行坐標運算，并將所述至少兩個宏模塊組合為一個或多個多邊形，得到所述一個或多個多邊形的坐標信息；

計算所述一個或多個多邊形中的每相鄰兩個點的坐標差值；以及

基于所述一個或多個多邊形中的每相鄰兩個點的坐標差值，確定所述至少兩個宏模塊是否存在布局違例。

第二方面，本申請實施例提供了一種基于電子設計自動化EDA工具的電路設計方法，該方法包括：

接收待設計電路的至少兩個宏模塊，且宏模塊的四周設置有布局暈環；

生成所述待設計電路的初始布局結果；

確定所述至少兩個宏模塊對應的布局暈環圖形坐標信息；

根據所確定的布局暈環圖形坐標信息，在確定所述至少兩個宏模塊存在布局違例時，根據預設修復策略對所述布局違例進行修復，并基于所獲取的布局修復結果更新所述初始布局結果，返回執行確定所述至少兩個宏模塊對應的布局暈環圖形坐標信息的步驟，直至所述至少兩個宏模塊均不存在布局違例，以確定所述待設計電路的目標布局結果；

基于所述目標布局結果對所述待設計電路進行布線操作，得到所述待設計電路的布線結果。