[發明專利]封裝襯底及其制造方法

在審

• 申請號: 202011169076.9
• 申請日: 2020-10-28
• 公開（公告）號: CN113496982A
• 公開（公告）日: 2021-10-12
• 發明（設計）人: 顏尤龍;周保宏;余俊賢
• 申請（專利權）人: 日月光半導體制造股份有限公司;恒勁科技股份有限公司
• 主分類號: H01L23/498
• 分類號: H01L23/498;H01L21/48
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 蕭輔寬

1.一種封裝襯底，其包含：

電路層，其包含導電跡線和導電襯墊；

模制層，其具有上表面和與所述上表面相對的下表面，其中所述模制層部分地覆蓋所述導電跡線和所述導電襯墊，且所述導電跡線的第一表面和所述導電襯墊的第一表面從所述模制層的所述上表面暴露；和

犧牲層，其覆蓋所述模制層的所述下表面，所述導電襯墊的第二表面從所述模制層的所述下表面暴露。

2.根據權利要求1所述的封裝襯底，其中所述導電跡線的邊緣和所述導電襯墊的邊緣由所述模制層覆蓋，且所述導電跡線的第二表面由所述模制層覆蓋。

3.根據權利要求1所述的封裝襯底，其中所述導電跡線的所述第一表面和所述導電襯墊的所述第一表面大體上共面。

4.根據權利要求1所述的封裝襯底，其中所述導電襯墊比所述導電跡線更厚。

5.根據權利要求1所述的封裝襯底，其中所述導電襯墊中的每一個包含彼此堆疊的第一部分和第二部分，所述第一部分比所述第二部分更寬，所述第一部分包括所述導電襯墊的所述第一表面，所述第二部分包括所述導電襯墊的所述第二表面，且所述導電襯墊的所述第一部分與所述導電跡線在厚度上大體上相等。

6.根據權利要求1所述的封裝襯底，其中在所述導電襯墊的所述第二表面與所述犧牲層之間不存在氣隙。

7.根據權利要求1所述的封裝襯底，其進一步包含安置在所述模制層的所述下表面與所述犧牲層之間和所述導電襯墊的所述第二表面與所述犧牲層之間的中間膜。

8.根據權利要求1所述的封裝襯底，其中所述犧牲層的厚度大于所述模制層的厚度。

9.根據權利要求1所述的封裝襯底，其中所述犧牲層的厚度與所述模制層的厚度的厚度總和大體上小于約100微米。

10.根據權利要求1所述的封裝襯底，其進一步包含分別安置于所述導電襯墊的所述第二表面上的多個預鍍框架，其中所述預鍍框架的表面大體上低于所述模制層的所述下表面或與所述模制層的所述下表面大體上共面，且所述預鍍框架的邊緣分別與所述導電襯墊的邊緣大體上對準。

11.一種制造封裝襯底的方法，其包含：

形成包含導電跡線和導電襯墊的電路層；

形成覆蓋所述導電跡線和所述導電襯墊的模制層；

使所述模制層薄化以暴露所述導電襯墊；且

在所述模制層上和在暴露的導電襯墊上形成犧牲層。

12.根據權利要求11所述的方法，其中所述導電襯墊的厚度大于所述導電跡線的厚度，且使所述模制層薄化以暴露所述導電襯墊包含執行研磨工藝以暴露所述導電襯墊，而所述導電跡線由所述模制層覆蓋。

13.根據權利要求12所述的方法，其中所述導電襯墊與所述導電跡線之間的厚度差等于或大于所述研磨工藝的厚度公差。

14.根據權利要求11所述的方法，其中在所述模制層上和在所述暴露的導電襯墊上形成所述犧牲層包含在所述模制層上和在所述暴露的導電襯墊上電鍍導電層，作為所述犧牲層。

15.根據權利要求14所述的方法，其進一步包含在所述模制層上和在所述暴露的導電襯墊上將中間膜形成為晶種層，以在所述模制層上和在所述暴露的導電襯墊上電鍍所述導電層，作為所述犧牲層。

16.根據權利要求14所述的方法，其進一步包含：

于在所述模制層上和在所述暴露的導電襯墊上電鍍所述導電層之前在所述暴露的導電襯墊上形成預鍍框架；且

使用所述預鍍框架作為蝕刻終止層將所述導電層蝕刻。