[發明專利]集成電路的連線網絡、集成電路、芯片及電子設備

有效

• 申請號: 202011153930.2
• 申請日: 2020-10-26
• 公開（公告）號: CN112349679B
• 公開（公告）日: 2023-09-19
• 發明（設計）人: 劉君
• 申請（專利權）人: OPPO廣東移動通信有限公司
• 主分類號: H01L23/498
• 分類號: H01L23/498;H01L23/522;H01L23/64;H01L25/07;H01L23/31
• 代理公司: 北京三高永信知識產權代理有限責任公司 11138
• 代理人: 邢惠童

本申請實施例公開了一種集成電路的連線網絡、集成電路、芯片及電子設備，屬于微電子技術領域。本申請提供的連線網絡中包括在豎直方向上層疊設置的金屬層、中間隔斷層、重布線層、電源凸點和接地凸點，金屬層中的導線延伸的方向與重布線層中導線延伸的方向之間的夾角小于90度且大于0度，由于重布線層中的導線與金屬層中的導線不等于90度，也即重布線層中的導線能夠作為導通邏輯元件到凸點之間水平方向和垂直方向兩個方向上的導線，由于重布線層中的導線的電阻小于相同長度的金屬層中的導線的電阻，因此，本申請提供的連線網絡能夠降低集成電路的走線電阻，減少集成電路上的電壓降，從而降低了集成電路的延時，提高了集成電路的性能。

技術領域

本申請實施例涉及微電子技術領域，特別涉及一種集成電路的連線網絡、集成電路、芯片及電子設備。

背景技術

隨著現代電子工業的發展，對芯片的需求也日益增長。在芯片制造中，較高的走線電阻導致芯片中出現電壓降的現象，從而導致芯片邏輯門的開關速度變慢，影響芯片的性能。

相關技術中，芯片制造商在加工芯片時，將設置bump(凸點)盤。各個相鄰的bump之間的間距將按照最小允許間距設置，以便芯片中的邏輯元件通過盡可能短的連線距離，接通電路。

發明內容

本申請實施例提供了一種集成電路的連線網絡、集成電路、芯片及電子設備，可以解決的問題。所述技術方案如下：

根據本申請的一方面內容，提供了一種集成電路的連線網絡，所述連線網絡包括在豎直方向上層疊設置的金屬層、中間隔斷層、重布線層、接地凸點和電源凸點；

所述金屬層中的第一導線沿第一方向排布，所述第一導線通過所述中間隔斷層提供的通孔與所述重布線層中的第二導線相連，所述第二導線包括電源凸點引出的導線和接地凸點引出的導線，所述電源凸點用于連接電源(Voltage?Drain?Drain，VDD)，所述接地凸點用于接地(VSS)；

所述重布線層中的所述第二導線沿第二方向排布，所述第一方向和所述第二方向之間的夾角小于90度且大于0度；

所述金屬層的下方設置連接邏輯單元的電性接口，所述電性接口用于向所述邏輯單元供電。

根據本申請的另一方面內容，提供了一種集成電路，所述集成電路包括本申請提供的連線網絡。

根據本申請的另一方面內容，提供了一種芯片，所述芯片包括本申請提供的集成電路，該集成電路是完成封裝的集成電路。

根據本申請的另一方面內容，提供了一種電子設備，所述電子設備包括本申請提供的芯片。

本申請提供一種集成電路的連線網絡，該連線網絡中包括在豎直方向上層疊設置的金屬層、中間隔斷層、重布線層和凸點，金屬層中的導線延伸的方向與重布線層中導線延伸的方向之間的夾角小于90度且大于0度，由于重布線層中的導線與金屬層中的導線不等于90度，也即重布線層中的導線能夠作為導通邏輯元件到凸點之間水平方向和垂直方向兩個方向上的導線，由于重布線層中的導線的電阻小于相同長度的金屬層中的導線的電阻，因此，本申請提供的連線網絡能夠降低集成電路的走線電阻，減少集成電路上的電壓降，從而降低了集成電路的延時，提高了集成電路的性能。

附圖說明

為了更清楚地介紹本申請實施例中的技術方案，下面將對本申請實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其它的附圖。

圖1是本申請一個示例性實施例提供的一種電子設備的示意圖；

圖2是基于圖1所提供的一種芯片的示意圖；

圖3是基于圖2所提供的一種集成電路的豎直方向剖面示意圖；