[發明專利]半導體裝置以及該半導體裝置的制造方法

在審

• 申請號: 202011153694.4
• 申請日: 2020-10-26
• 公開（公告）號: CN113644078A
• 公開（公告）日: 2021-11-12
• 發明（設計）人: 姜仁求
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L27/1159
• 分類號: H01L27/1159;H01L27/11597
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 劉久亮;黃綸偉

半導體裝置以及該半導體裝置的制造方法。一種半導體裝置包括：層疊結構，其包括交替地層疊的多個導電圖案和多個絕緣層；穿透層疊結構的溝道結構；以及穿透層疊結構的存儲器層，該存儲器層設置在溝道結構和層疊結構之間。存儲器層包括交替地布置的多個存儲器部分和多個虛設部分。各個存儲器部分包括介于多個絕緣層之間的第一部分以及介于多個虛設部分之間的第二部分。存儲器部分的第一部分具有鐵電性。

技術領域

本公開總體上涉及半導體裝置以及該半導體裝置的制造方法，更具體地，涉及一種三維半導體裝置以及該三維半導體裝置的制造方法。

背景技術

半導體裝置包括利用金屬氧化物半導體場效應晶體管(MOSFET)配置的集成電路。隨著半導體裝置的尺寸和設計規則逐漸減小，MOSFET的縮小逐漸加快。

MOSFET的縮小可能導致短溝道效應等，并且因此，半導體裝置的操作特性可能劣化。因此，已研究了用于在克服由于半導體裝置的高集成而導致的限制的同時形成具有更大性能的半導體裝置的各種方法。

此外，這種集成電路追求操作可靠性和低功耗。因此，已研究了用于在較小的空間內形成具有更高可靠性和更低功耗的裝置的方法。

發明內容

根據本公開的一方面，提供了一種半導體裝置，該半導體裝置可包括：層疊結構，其包括交替地層疊的多個導電圖案和多個絕緣層；穿透層疊結構的溝道結構；以及穿透層疊結構的存儲器層，該存儲器層設置在溝道結構和層疊結構之間，其中，存儲器層包括交替地布置的多個存儲器部分和多個虛設部分，其中，各個存儲器部分包括介于多個絕緣層之間的第一部分以及介于多個虛設部分之間的第二部分，并且其中，存儲器部分的第一部分具有鐵電性。

根據本公開的另一方面，提供了一種半導體裝置，該半導體裝置可包括：層疊結構，其包括交替地層疊的多個導電圖案和多個絕緣層；穿透層疊結構的溝道結構；以及穿透層疊結構的存儲器層，該存儲器層設置在溝道結構和層疊結構之間，其中，存儲器層包括交替地布置的多個存儲器部分和多個虛設部分，其中，各個所述存儲器部分包括介于多個絕緣層之間的第一部分以及介于多個虛設部分之間的第二部分，其中，存儲器部分具有鐵電性，并且虛設部分具有順電性(paraelectricity)。

根據本公開的另一方面，提供了一種制造半導體裝置的方法，該方法可包括以下步驟：形成包括絕緣層和犧牲層的層疊結構；形成穿透層疊結構的第一孔，使得絕緣層的第一側壁和犧牲層的第二側壁暴露；通過蝕刻犧牲層的第二側壁來形成限定犧牲層的第三側壁的第一凹陷；沿著絕緣層的第一側壁和犧牲層的第三側壁形成限定第二凹陷的初步存儲器層；在第二凹陷中形成緩沖圖案；通過使初步存儲器層晶體化來形成存儲器層；以及在存儲器層中形成溝道層。

根據本公開的另一方面，提供了一種半導體裝置，該半導體裝置可包括：層疊結構，其包括多個導電圖案；穿透層疊結構的溝道層；以及穿透層疊結構的存儲器層，該存儲器層設置在溝道層和層疊結構之間，其中，氣隙限定在多個導電圖案之間，其中，存儲器層包括介于導電圖案和溝道層之間的存儲器部分以及介于氣隙和溝道層之間的虛設部分，其中，存儲器部分和虛設部分具有鐵電性，其中，存儲器部分的最大殘余極化強度大于虛設部分的最大殘余極化強度。

根據本公開的另一方面，提供了一種半導體裝置，該半導體裝置可包括：層疊結構，其包括多個導電圖案；穿透層疊結構的溝道層；以及穿透層疊結構的存儲器層，該存儲器層設置在溝道層和層疊結構之間，其中，氣隙限定在所述多個導電圖案之間，其中，存儲器層包括介于導電圖案和溝道層之間的存儲器部分以及介于氣隙和溝道層之間的虛設部分，其中，存儲器部分具有鐵電性，并且虛設部分具有順電性。

根據本公開的另一方面，提供了一種制造半導體裝置的方法，該方法可包括以下步驟：形成包括絕緣層和犧牲層的層疊結構；形成穿透層疊結構的初步存儲器層，該初步存儲器層包括初步存儲器部分和初步虛設部分；在初步存儲器層中形成溝道層；通過去除絕緣層來形成暴露初步虛設部分的氣隙；以及通過在初步虛設部分暴露的狀態下使初步存儲器層晶體化來形成存儲器層。