[發(fā)明專利]高速高線性度時間交叉動態(tài)運(yùn)算放大器電路

有效

• 申請?zhí)枺?/td>: 202011152637.4
• 申請日: 2020-10-26
• 公開（公告）號: CN112234948B
• 公開（公告）日: 2022-09-06
• 發(fā)明（設(shè)計）人: 向飛翔;岑遠(yuǎn)軍
• 申請（專利權(quán)）人: 成都華微電子科技股份有限公司
• 主分類號: H03F3/45
• 分類號: H03F3/45
• 代理公司: 成都惠迪專利事務(wù)所(普通合伙) 51215
• 代理人: 劉勛

高速高線性度時間交叉動態(tài)運(yùn)算放大器電路，涉及集成電路技術(shù)，本發(fā)明包括：第一電流通道，包括第一MOS管、第二MOS管和第三MOS管；第二電流通道，包括第四MOS管、第五MOS管和第六MOS管；第一MOS管和第四MOS管的電流輸出端構(gòu)成一對差分輸出端；第一MOS管和第四MOS管的控制端構(gòu)成一對差分輸入端；第七M(jìn)OS管的控制端和第一MOS管的控制端相接；第九MOS管的控制端和第四MOS管的控制端相接，電流輸入端接第一MOS管的電流輸出端，電流輸出端接第十MOS管的電流輸入端，第十MOS管的電流輸出端接地。本發(fā)明極大的提高了超高速ADC電路采樣環(huán)節(jié)的線性度。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)。

背景技術(shù)

電路具體應(yīng)用在超高速ADC電路的模擬前端(AFE)。在超高速ADC電路設(shè)計中，需要使用輸出緩沖器電路對模擬前端模塊的輸入采樣信號進(jìn)行隔離，同時將輸入采樣信號放大驅(qū)動下一級ADC電路。本發(fā)明的輸出緩沖器電路相對于以往的同類型電路，本電路提高了輸入采樣電路中的一個重要指標(biāo)：無雜散動態(tài)范圍(SFDR)。以往的超高速ADC中，20GHz以上的ADC模擬前端的SFDR大約40-50dB，而本設(shè)計電路的動態(tài)運(yùn)放電路，可以使模擬前端的SFDR達(dá)到55dB以上。

如圖1所示為一個傳統(tǒng)的時間交織ADC電路的輸入結(jié)構(gòu)，其架構(gòu)為第一級四個通道phi1_3到phi1_0，精確采樣輸入信號Vi，然后由第二級時鐘phi2_15到phi2_0分發(fā)采樣的信號到電容Cs，得到采樣的信號Vn，發(fā)明所涉及到的關(guān)于SFDR的性能指標(biāo)都是基于Vn這個信號的。Vn電壓值不僅很容易受到輸入走線、開關(guān)寄生電容荷時鐘的影響，還容易受到動態(tài)運(yùn)放的輸入寄生電容的影響，尤其重要的是，動態(tài)運(yùn)放由于要驅(qū)動大電流，它引入的非線性電容和電荷往往占主要因素。

第二種現(xiàn)有技術(shù)為類似于反相器的結(jié)構(gòu)，參見圖2，使用開關(guān)Q7和Q8用于采樣和保持的不同階段的切換，其目的是在采樣階段采樣輸入信號的同時復(fù)位輸出信號Vsample到共模電平，有助于下一次驅(qū)動放大。

現(xiàn)有技術(shù)主要由以下兩個缺點(diǎn)：1.由于有放大和復(fù)位兩個階段，輸入管Q5和Q6處于不同的工作狀態(tài)(放大時Q7和Q8導(dǎo)通，Q5和Q6工作在飽和區(qū)；復(fù)位時Q7和Q8關(guān)斷，Q5和Q6工作在截止區(qū))，導(dǎo)致輸入管的寄生電容偏差很大，極大的影響采樣電容Cs和寄生電容總和的穩(wěn)定性，進(jìn)而惡化SFDR；2.由于采用開關(guān)結(jié)構(gòu)，放大支路的電流關(guān)斷和導(dǎo)通，時鐘電荷會耦合到采樣電容Cs上，也會惡化采樣信號。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是，提供一種動態(tài)運(yùn)算放大器電路，以減小采樣電容Cs和其節(jié)點(diǎn)路線上的寄生電容，使采樣時輸入走線上的寄生電容穩(wěn)定。

本發(fā)明解決所述技術(shù)問題采用的技術(shù)方案是，高速高線性度時間交叉動態(tài)運(yùn)算放大器電路，包括：

第一電流通道，包括順次串聯(lián)于高電平和地電平之間第一MOS管、第二MOS管和第三MOS管，其中第一MOS管和第二MOS管的導(dǎo)電類型相反，第一MOS管和第二MOS管的控制端相接；

第二電流通道，包括順次串聯(lián)于高電平和地電平之間第四MOS管、第五MOS管和第六MOS管，其中第四MOS管和第五MOS管的導(dǎo)電類型相反，第四MOS管和第五MOS管的控制端相接；

第一MOS管和第四MOS管導(dǎo)電類型相同；

第一MOS管和第四MOS管的電流輸出端構(gòu)成一對差分輸出端；

第一MOS管和第四MOS管的控制端構(gòu)成一對差分輸入端；

第七M(jìn)OS管的控制端和第一MOS管的控制端相接，電流輸入端接第四MOS管的電流輸出端，電流輸出端接第八MOS管的電流輸入端，第八MOS管的電流輸出端接地；

第九MOS管的控制端和第四MOS管的控制端相接，電流輸入端接第一MOS管的電流輸出端，電流輸出端接第十MOS管的電流輸入端，第十MOS管的電流輸出端接地；