[發明專利]主機互連裝置及其方法

有效

• 申請號: 202011140714.4
• 申請日: 2020-10-22
• 公開（公告）號: CN112241390B
• 公開（公告）日: 2022-08-30
• 發明（設計）人: 王惟林;高新宇;康瀟亮;石陽
• 申請（專利權）人: 上海兆芯集成電路有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 徐協成

一種主機互連裝置及其方法，該裝置包括排序模塊、解析模塊、仲裁模塊、寫數據追蹤模塊與讀數據追蹤模塊。排序模塊對由至少一處理模塊產生的至少一第一讀寫請求與芯片模塊產生的第二讀寫請求進行排序，并輸出第一讀寫請求或第二讀寫請求。解析模塊依據第一讀寫請求或第二讀寫請求，產生解析信息。仲裁模塊對解析信息與監聽信息進行仲裁，以產生仲裁信息。寫數據追蹤模塊對仲裁信息進行寫數據追蹤操作，以產生第一監聽請求、寫數據指示與寫數據請求。讀數據追蹤模塊對仲裁信息進行讀數據追蹤操作，以產生第二監聽請求、讀數據指示與讀數據請求。

技術領域

本發明涉及一種互連結構裝置，特別涉及一種主機互連裝置。

背景技術

一般來說，目前X86的系統單芯片(system on a chip，SoC)的片內互連方式主要有環形總線架構和基于內核簇的交叉開關(cross-bar)架構。環形總線架構是所有核心共用末級緩存，易于物理流程實現，但每個內核需要增加二級緩存以用來緩解末級緩存(cache)訪問高延時問題?；趦群舜氐慕徊骈_關架構易實現更多數量內核的互連，且緩存訪問延時不會隨著內核數量的增加而增加，但基于內核簇的交叉開關架構仍有高延遲的問題。

因此，如何有效地減少內存訪問的延遲將成為各家廠商亟欲研究的課題。

發明內容

本發明提供一種主機互連裝置，藉以減少內存訪問的延遲，并提升內存訪問帶寬。

本發明提供一種主機互連裝置，包括排序模塊、解析模塊、仲裁模塊、寫數據追蹤模塊與讀數據追蹤模塊。排序模塊接收至少一第一讀寫請求與第二讀寫請求，并對至少一第一讀寫請求與第二讀寫請求進行排序，并輸出至少一第一讀寫請求或第二讀寫請求，其中至少一第一讀寫請求由至少一處理模塊產生，第二讀寫請求由芯片模塊產生。解析模塊接收至少一第一讀寫請求或第二讀寫請求，并依據至少一第一讀寫請求或第二讀寫請求，產生解析信息。仲裁模塊接收解析信息與監聽信息，并對解析信息與監聽請求進行仲裁，以產生仲裁信息。寫數據追蹤模塊接收仲裁信息，并對仲裁信息進行寫數據追蹤操作，以產生第一監聽請求、寫數據指示與寫數據請求。讀數據追蹤模塊接收仲裁信息，并對仲裁信息進行讀數據追蹤操作，以產生第二監聽請求、讀數據指示與讀數據請求。

本發明所公開的主機互連裝置，通過排序模塊對處理模塊所提供的第一讀寫請求與芯片模塊所提供的第二讀寫請求進行排序，并輸出第一讀寫請求或第二讀寫請求，且解析模塊依據第一讀寫請求或第二讀寫請求，產生解析信息。仲裁模塊對解析信息與監聽請求進行仲裁，以產生仲裁信息。寫數據追蹤模塊對仲裁信息進行寫數據追蹤操作，以產生第一監聽請求、寫數據指示與寫數據請求，以及讀數據追蹤模塊對仲裁信息進行讀數據追蹤操作，以產生第二監聽請求、讀數據指示與讀數據請求。如此一來，實現了處理模塊和芯片模塊可以在片內直接連接，可以有效地減少內存訪問的延遲，并提升內存訪問帶寬。

附圖說明

圖1為依據本發明一實施例的主機互連裝置的示意圖。

圖2為依據本發明的另一實施例的主機互連裝置的示意圖。

圖3為依據本發明的一實施例的主機互連方法的流程圖。

圖4為依據本發明的另一實施例的主機互連方法的流程圖。

具體實施方式

在以下所列舉的各實施例中，將以相同的標號代表相同或相似的元件或組件。

圖1為根據本發明一實施例的主機互連裝置的示意圖。本實施例的主機互連裝置100適于耦接處理模塊170與芯片模塊180，且處理模塊170與芯片模塊180可以通過主機互連裝置100進行數據傳輸的操作。處理模塊170可以包括多個核(core)。芯片模塊180可以包括裝置控制器、內存控制器、存儲裝置與內存。

請參考圖1，主機互連裝置100包括排序模塊110、解析模塊120、仲裁模塊130、寫數據追蹤模塊140與讀數據追蹤模塊150。