[發明專利]一種SiC MOSFET器件元胞及其制造方法

在審

• 申請號: 202011138568.1
• 申請日: 2020-10-22
• 公開（公告）號: CN112086507A
• 公開（公告）日: 2020-12-15
• 發明（設計）人: 易波;伍爭;魏文靜;張千;向勇
• 申請（專利權）人: 電子科技大學
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/423;H01L29/78;H01L21/336
• 代理公司: 成都正華專利代理事務所(普通合伙) 51229
• 代理人: 李蕊

本發明公開了一種SiC MOSFET器件元胞及其制造方法，針對槽柵SiC MOSFET槽柵底部的電場屏蔽區接地效果不佳從而限制芯片面積，增大動態損耗以及體二極管導通壓降大，反向恢復電荷大的缺點，提出一種直接接地的埋層電場屏蔽區技術方案。該發明更有效地對槽柵氧化層形成電場保護，并且通過集成低漏電的反并聯肖特基二極管實現低反向導通壓降。

技術領域

本發明屬于功率半導體技術領域，涉及高壓半導體器件，具體涉及一種SiCMOSFET器件元胞及其制造方法。

背景技術

SiC器件作為三代半導體器件，其固有的物理性質使其非常適合高頻、高功率等應用。其臨界擊穿電場約3e6 V/cm,從而導致耐壓時槽柵氧化層電場過高，柵氧可靠性嚴重不足。所以，在SiC MOSFET器件元胞設計中，必須考慮對溝道氧化層的電場保護，避免柵氧化層長期暴露于強電場下出現可靠性問題。目前，最常見有效的方法是在槽柵底部設置一個接地的P型電場屏蔽區。通常，該電場屏蔽區通過結終端接地，從元胞區到終端區的距離隨著芯片電流增大而增加，由此帶來的長距離的P型電場屏蔽區的分布電阻增加，從而導致接地效果變差，最終將導致MOSFET動態電阻增加，動態損耗增加。所以，該方案將限制單芯片電流大小。

此外，碳化硅材料大的禁帶寬度決定了其制作的MOSFET自身集成的反并聯PN結續流二極管固有導通壓降約為3V，其導通損耗過高。所以，在同一芯片內集成低導通壓降的反并聯肖特基二極管Schottky Barrier Diode：SBD成為SiC MOSFET器件元胞的一個重要發展方向。通常，SBD需要設置額外的P型電場屏蔽區來保護肖特基結以防止勢壘降低導致泄漏電流急劇增大。額外的電場保護占用溝道面積，使得溝道密度降低、器件電阻增大。

發明內容

針對現有技術中的上述不足，本發明提供的一種SiC MOSFET器件元胞及其制造方法。本發明在實現最大的溝道密度情況下，同時集成了低導通壓降的、低泄漏電流的反并聯肖特基二極管，并且對柵氧化層以及肖特基結形成了非常好的電場保護。

為了達到上述發明目的，本發明采用的技術方案為：一種SiC MOSFET器件元胞，包括：半導體第一主表面和半導體第二主表面、設置于第一主表面和第二主表面之間的N-耐壓層、N型緩沖層、重摻雜N型襯底、兩個P型電場屏蔽層、N型層、N型外延層、柵氧化層、多晶硅柵、金屬柵電極、兩個P型體區、兩個N+源極區、兩個肖特基金屬區、設置于第一主表面上的兩個源極金屬和設置于第二主表面的漏極金屬；

所述重摻雜N型襯底與第二主表面固定連接；所述N型緩沖層位于重摻雜N型襯底的上表面；所述耐壓層位于N型緩沖層的上表面；所述兩個P型電場屏蔽區分別位于耐壓層的部分上表面；所述N型層位于所述兩個P型電場屏蔽區之間；所述N型外延層設置于所述P型電場屏蔽區和所述N型層上表面；從第一主表面到半導體內的N型外延層內設置有一個槽，用于制作槽柵；所述槽不與所述P型電場屏蔽層以及N型層接觸；所述槽由槽壁柵氧化層和槽內填充重摻雜多晶硅柵構成；所述槽的兩側槽壁外的半導體內各分別設置了一個P型體區；所述兩個P型體區位于N型外延層上表面并且與槽壁接觸；所述兩個P型體區上表面和第一主表面之間分別設置有兩個N+源極區；所述兩個N+源極區與槽壁接觸，且每一個N+源極區上均覆蓋了一個源極金屬；所述多晶硅柵上覆蓋有金屬柵電極；每一個所述肖特基金屬區均與一個源極金屬接觸；

所述兩個肖特基金屬區分別位于所述槽兩側并且從第一主表面貫穿進入半導體體內，其深入半導體的距離大于槽底距第一主表面的距離，并且各自與槽兩側的一個N+源極區、一個P型體區、N型外延層、N型層和一個P型電場屏蔽層分別接觸；所述每一個肖特基金屬區和N型外延層接觸的界面形成N型肖特基接觸，即肖特基結界面；

所述兩個P型電場屏蔽區分別位于槽中心的垂直于第一主表面的中心線兩側，并且各自從槽兩側的肖特基結界面向槽的中心方向延伸w的距離，其摻雜濃度在1×10¹⁸cm^-3以上，其中，距離w0.5um；