[發明專利]用于ZQ校準的設備及方法

在審

• 申請號: 202011136628.6
• 申請日: 2020-10-22
• 公開（公告）號: CN112908398A
• 公開（公告）日: 2021-06-04
• 發明（設計）人: 何源;佐藤康夫
• 申請（專利權）人: 美光科技公司
• 主分類號: G11C29/02
• 分類號: G11C29/02;G11C29/50
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王龍

本發明涉及用于ZQ校準的設備及方法。在實例半導體裝置中，所述半導體裝置的電壓/溫度條件及ZQ校準的多個例子的相關聯校準代碼經預存儲于寄存器陣列中。當經預存儲電壓/溫度條件再次出現時，不執行ZQ校準。代替地，從所述寄存器陣列檢索所述相關聯經預存儲校準代碼及將其提供到IO電路。當所述半導體裝置的電壓/溫度條件不匹配所述寄存器陣列中的任何經預存儲電壓/溫度條件時，執行ZQ校準。當所述ZQ校準被執行時，根據更新策略選擇所述寄存器陣列中的寄存器且通過由所述ZQ校準最新提供的所述校準代碼連同所述ZQ校準被執行時的所述電壓/溫度條件一起更新所述寄存器。

技術領域

本發明涉及用于ZQ校準的設備及方法。

背景技術

例如DRAM(動態隨機存取存儲器)的半導體存儲器裝置包含各自具有安置在字線與位線之間的相交點處的存儲器單元的存儲器單元陣列。存儲器裝置中的各種條件，例如電力供應器等中的操作溫度及電壓，可能會影響存儲器裝置的性能。舉例來說，輸入/輸出(IO)電路的阻抗可受不同電力供應器電壓或溫度影響。因而，在存儲器裝置中周期性地執行阻抗校準(例如，ZQ校準)以補償IO電路的阻抗的變化。然而，當ZQ校準被執行時，可能需要較高電力電壓，且可能對半導體裝置的性能造成不利影響。

發明內容

一方面，本發明涉及一種設備，其包括：輸入/輸出(IO)電路；ZQ校準電路，其經配置以：響應于有效ZQ校準控制信號執行ZQ校準來提供ZQ校準代碼；及響應于無效ZQ校準控制信號不執行ZQ校準；及ZQ校準控制電路，其耦合到所述IO電路及所述ZQ校準電路，且經配置以響應于ZQ校準信號：當電壓/溫度條件匹配存儲于寄存器陣列中的電壓/溫度條件時提供所述無效ZQ校準控制信號；或當所述電壓/溫度條件不匹配存儲于所述寄存器陣列中的任何電壓/溫度條件時提供所述有效ZQ校準控制信號。

在另一方面中，本發明涉及一種方法，其包括：響應于ZQ校準信號：執行ZQ校準以當半導體裝置的電壓/溫度條件不匹配寄存器陣列中的任何經預存儲電壓/溫度條件時提供ZQ校準代碼；及當所述半導體裝置的所述電壓/溫度條件匹配所述寄存器陣列中的經預存儲電壓/溫度條件時，不執行所述ZQ校準。

在另一方面中，本發明涉及一種設備，其包括：輸入/輸出(IO)電路；及ZQ校準控制電路，其耦合到所述IO電路且經配置以響應于ZQ校準信號：當電壓/溫度條件不匹配寄存器陣列中的任何電壓/溫度條件時：激活ZQ校準電路以將ZQ校準代碼提供到所述IO電路；及當所述電壓/溫度條件匹配所述寄存器陣列中的電壓/溫度條件時：從所述寄存器陣列檢索與所述匹配電壓/溫度條件相關聯的ZQ校準代碼；及將所述經檢索ZQ校準代碼提供到所述IO電路。

附圖說明

圖1是根據本發明中描述的一些實例的半導體裝置的框圖。

圖2是展示輸入/輸出電路中的輸出緩沖器的框圖，其中展示分配到一個數據輸入/輸出端子DQ的一部分。

圖3是根據本發明中描述的一些實例的ZQ校準控制電路的圖。

圖4A及4B是根據本發明中描述的一些實例的內容尋址存儲器中的存儲器內容的實例。

圖5A是根據本發明中描述的一些實例的電壓變化的實例表示。

圖5B是根據本發明中描述的一些實例的用于將電壓轉換成電壓代碼的實例電壓編碼器電路的圖。

圖6是根據本發明中描述的一些實例的實施電壓比較器的電路的圖。

圖7是根據本發明中描述的一些實例的執行ZQ校準操作的流程圖。

圖8是展示根據本發明中描述的一些實例的周期性ZQ校準的狀態的圖。

圖9是根據本發明中描述的一些實例的實例寄存器控制電路的圖。

具體實施方式