[發(fā)明專利]三角積分調(diào)制器、集成電路和三角積分方法

在審

• 申請?zhí)枺?/td>: 202011135148.8
• 申請日: 2020-10-21
• 公開（公告）號: CN112737594A
• 公開（公告）日: 2021-04-30
• 發(fā)明（設(shè)計）人: 張晨明;呂西安·約翰內(nèi)斯·布倫默斯;穆罕默德·博拉特凱爾
• 申請（專利權(quán)）人: 恩智浦有限公司
• 主分類號: H03M3/02
• 分類號: H03M3/02
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 倪斌

N位連續(xù)時間三角積分調(diào)制器SDM包括：輸入，其被配置成接收輸入模擬信號；第一求和點，其被配置成從輸入模擬信號減去反饋模擬信號；回路濾波器，其被配置成對來自第一求和點的輸出信號進行濾波：N位模數(shù)轉(zhuǎn)換器ADC，其包括被配置成將濾波后模擬輸出信號轉(zhuǎn)換成數(shù)字輸出信號的至少一個1位ADC，其中每個1位ADC包括至少一對比較器鎖存器；以及反饋路徑，其用于將數(shù)字輸出信號路由到第一求和點。ADC包括校準電路或可操作地耦合到校準電路，校準電路耦合到至少一對比較器鎖存器的輸入和輸出，且響應(yīng)于相應(yīng)校準信號的鎖存后輸出而校準比較器鎖存器的比較器誤差。

技術(shù)領(lǐng)域

本發(fā)明的領(lǐng)域涉及三角積分調(diào)制器、集成電路和三角積分方法。具體地說，所述領(lǐng)域涉及具有N位量化的連續(xù)時間三角積分ADC的回路延遲補償。

背景技術(shù)

需要具有500MHz的信號帶寬(BW)和60dB的信噪失真比(SNDR)的模數(shù)轉(zhuǎn)換器(ADC)來用于許多應(yīng)用，例如：基站接收器、汽車以太網(wǎng)，以及下一代5G蜂窩式電信。三角積分調(diào)制是用于將模擬信號編碼成數(shù)字信號的方法，其常常用于模數(shù)轉(zhuǎn)換器(ADC)中并且能夠?qū)崿F(xiàn)這些性能水平。作為用于將數(shù)字信號轉(zhuǎn)換成模擬信號的過程的一部分(即，作為數(shù)模轉(zhuǎn)換器(DAC)的一部分)，三角積分調(diào)制還用于將高位計數(shù)低頻數(shù)字信號傳送到更低位計數(shù)更高頻數(shù)字信號中。三角積分ADC是以比奈奎斯特率高得多的速率對信號進行采樣的過采樣ADC。

在常規(guī)ADC中，模擬信號與采樣頻率整合或通過采樣頻率進行采樣，并隨后在多電平量化器中量化成數(shù)字信號。此過程引入量化誤差噪聲。三角積分調(diào)制中的第一步驟是三角調(diào)制。在三角調(diào)制中，對信號變化(即，其“增量”)而不是絕對值進行編碼。相對于一連串?dāng)?shù)字，結(jié)果是一連串脈沖，正如脈碼調(diào)制的情況。在三角積分調(diào)制中，通過使數(shù)字輸出通過1位DAC并將所得模擬信號添加(積分)到輸入信號(在三角調(diào)制之前的信號)來提高調(diào)制的準確性，由此減少由三角調(diào)制引入的誤差。

使用開關(guān)電容器電路實施的離散時間ADC在過去數(shù)十年內(nèi)是設(shè)計者的選擇。但是，最近連續(xù)時間三角積分ADC已在技術(shù)雜志和行業(yè)中受到歡迎。具有多位量化的連續(xù)時間三角積分ADC受歡迎的原因是大于100MHz的帶寬(BW)。多位量化具有以下優(yōu)點：更低的量化噪聲、寬松的時鐘抖動要求，且其允許設(shè)計師使用更激進的噪聲傳遞函數(shù)(NTF)。連續(xù)時間三角積分ADC中的噪聲整形和過采樣的原理與其離散時間對應(yīng)者保持相同。連續(xù)時間三角積分ADC與離散時間三角積分ADC之間的關(guān)鍵差別是采樣操作在何處進行。在連續(xù)時間設(shè)計中，輸入采樣就在量化器之前進行。回路濾波器現(xiàn)在使用連續(xù)時間積分器呈連續(xù)時間，連續(xù)時間積分器常常是電阻電容器(RC)或跨導(dǎo)電容器(gm/C)積分器。

連續(xù)時間三角積分ADC包含一個或多個三角積分調(diào)制器(SDM)。SDM是包含回路濾波器、量化器和反饋DAC的反饋回路。量化器的功能是采樣和量化。量化器的輸入信號在時域中連續(xù)且在電壓(或電流)域中連續(xù)，即連續(xù)時間連續(xù)值(模擬信號)。量化器的輸出信號應(yīng)在時域中離散且在電壓域中離散，即離散時間離散值(數(shù)字信號)。主反饋DAC的功能是零階保持，零階保持將數(shù)字信號轉(zhuǎn)換成模擬信號。

過量回路延遲(ELD)是連續(xù)時間三角積分ADC中的已知現(xiàn)象，如以下文檔中所描述：J.A.Cherry和W.M.Snelgrove的“連續(xù)時間三角積分調(diào)制器中的過量回路延遲(Excessloop delay in continuous-time Delta-Sigma modulators)”，《IEEE電路和系統(tǒng)匯刊-II》:模擬和數(shù)字信號處理，第46卷，第4期，第376至389頁，1999年4月。一般來說，回路延遲包含量化器的再生時間、反饋DAC的延遲和量化器與DAC之間的電路的延遲。對于高速連續(xù)時間三角積分ADC，過量回路延遲可能與一個量化器采樣時鐘周期(1T_s)一樣大。過量回路延遲會降低連續(xù)時間三角積分ADC的分辨率，或甚至使分辨率不穩(wěn)定。用于補償過量回路延遲的一個已知技術(shù)是圍繞量化器自身添加穿過ELD DAC的直接反饋路徑，如圖1中所示。