[發(fā)明專利]一種FPGA芯片在線更新配置電路及方法

在審

• 申請?zhí)枺?/td>: 202011134086.9
• 申請日: 2020-10-21
• 公開（公告）號: CN112328534A
• 公開（公告）日: 2021-02-05
• 發(fā)明（設計）人: 鄭吉華
• 申請（專利權(quán)）人: 卓曜（北京）科技有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F13/40;G06F13/42
• 代理公司: 廣州三環(huán)專利商標代理有限公司 44202
• 代理人: 熊永強

1.一種FPGA配置電路，其特征在于，包括：

FPGA模塊，用于被配置以實現(xiàn)具體電路功能；

控制器模塊，用于接收上位機的指令，并控制所述FPGA配置電路的各模塊，所述控制器模塊還包括內(nèi)存模塊；

FLASH模塊，用于存儲所述FPGA模塊的配置程序以及配合所述控制器模塊配置所述FPGA模塊；

緩沖器模塊，用于控制所述FPGA模塊的配置時鐘的通斷；

其中，所述控制器模塊連接到所述FLASH模塊，并且所述FLASH模塊連接到所述FPGA模塊，所述FPGA模塊使用從動模式；

所述控制器模塊的第一信號端連接到所述FPGA模塊的復位端；

所述控制器模塊的第二信號端連接到所述緩沖器的使能端，所述控制器模塊的時鐘信號輸出端連接到所述緩沖器的時鐘輸入端，并且所述緩沖器模塊連接到所述FPGA模塊并為FPGA模塊提供所述配置時鐘。

2.根據(jù)權(quán)利要求1所述的FPGA配置電路，其特征在于，

所述控制器模塊與所述FLASH模塊使用SPI總線進行通信。

3.根據(jù)權(quán)利要求1所述的FPGA配置電路，其特征在于，

所述緩沖器模塊連接有上拉電阻，所述上拉電阻使得所述緩沖器模塊在默認情況下處于關(guān)閉狀態(tài)。

4.根據(jù)權(quán)利要求1-3中任一項所述的FPGA配置電路，其特征在于，

所述上位機包括PC、SoC系統(tǒng)、移動終端以及虛擬終端。

5.根據(jù)權(quán)利要求4所述的FPGA配置電路，其特征在于，

所述控制器模塊具有無線通信模塊，能夠與所述上位機進行無線通信；或者

所述控制器模塊具有有線通信模塊，能夠與所述上位機進行有線通信。

6.一種FPGA配置電路的在線更新方法，其特征在于，包括以下步驟：

S1：上位機向控制器模塊發(fā)送更新FPGA模塊的配置命令以及配置程序，所述控制器模塊接收到所述配置命令后，將接收到的全部或部分的所述配置程序緩存在內(nèi)存模塊中；

S2：所述控制器模塊向緩沖器模塊發(fā)送控制信號，以關(guān)閉所述緩沖器模塊的輸出通道，來隔斷所述FPGA模塊的配置時鐘；

S3：所述控制器模塊將緩存在所述內(nèi)存模塊中的所述配置程序?qū)懭隖LASH模塊；

S4：所述控制器模塊復位所述FPGA模塊，清空所述FPGA模塊的內(nèi)容；

S5：所述控制器模塊向所述緩沖器模塊發(fā)送控制信號，以開啟所述緩沖器模塊的所述輸出通道。

7.根據(jù)權(quán)利要求6所述的在線更新方法，其特征在于，在所述步驟S3包括：

S3-1：當所述內(nèi)存模塊已緩存全部所述配置程序時，所述控制器模塊將緩存在所述內(nèi)存模塊中的所述配置程序?qū)懭隖LASH模塊；

S3-2：當所述內(nèi)存模塊不足以緩存全部所述配置程序時，所述配置程序分多次緩存在所述內(nèi)存模塊中，并分多次寫入所述FLASH模塊中。

8.根據(jù)權(quán)利要求6或7所述的在線更新方法，其特征在于，在所述步驟S5之后還包括：

S6：所述控制器模塊對所述FLASH模塊進行讀數(shù)據(jù)操作，以完成所述FPGA模塊的配置更新。

9.根據(jù)權(quán)利要求8所述的在線更新方法，其特征在于，

寫入到所述FLASH模塊中的更新后的配置程序通過所述FLASH模塊輸出到所述FPGA模塊，并配合經(jīng)過所述緩沖器模塊的時鐘輸出信號作為所述FPGA模塊的配置時鐘信號而實現(xiàn)了對所述FPGA模塊的配置更新。

10.一種計算機可讀存儲介質(zhì)，其特征在于，所述計算機可讀存儲介質(zhì)存儲有可執(zhí)行計算機程序，所述計算機程序運行時可實現(xiàn)如權(quán)利要求6至9任一項所述的在線更新方法。