[發(fā)明專利]芯片和電子設(shè)備

在審

• 申請?zhí)枺?/td>: 202011119116.9
• 申請日: 2020-10-19
• 公開（公告）號: CN112242375A
• 公開（公告）日: 2021-01-19
• 發(fā)明（設(shè)計）人: 劉玉琰
• 申請（專利權(quán)）人: OPPO廣東移動通信有限公司
• 主分類號: H01L23/498
• 分類號: H01L23/498;H01L23/48
• 代理公司: 深圳翼盛智成知識產(chǎn)權(quán)事務(wù)所(普通合伙) 44300
• 代理人: 李漢亮

本申請公開了一種芯片和電子設(shè)備，其中芯片包括金屬層，所述金屬層包括第一金屬層，所述第一金屬層包括信號網(wǎng)絡(luò)布線和第一電源網(wǎng)絡(luò)布線，所述信號網(wǎng)絡(luò)布線與所述第一電源網(wǎng)絡(luò)布線不相交，所述信號網(wǎng)絡(luò)布線包括多條信號線和設(shè)置在所述信號線上的第一bump通孔，所述第一bump通孔設(shè)置在靠近所述第一金屬層的邊緣位置，所述第一bump通孔貫穿所述第一金屬層，用于連接所述第一金屬層和封裝基板的信號線，所述第一電源網(wǎng)絡(luò)布線包括多條第一電源線和設(shè)置在所述第一電源線上的第二bump通孔，所述第二bump通孔貫穿所述第一金屬層，用于連接所述第一金屬層和封裝基板的電源線。本申請可以優(yōu)化封裝布線。

技術(shù)領(lǐng)域

本申請屬于電子設(shè)備技術(shù)領(lǐng)域，尤其涉及一種芯片和電子設(shè)備。

背景技術(shù)

電子設(shè)備的蓬勃發(fā)展離不開內(nèi)部芯片設(shè)計技術(shù)的日新月異，以及工藝技術(shù)的不斷向前演進(jìn)。現(xiàn)代計算機作為一種電子設(shè)備，其儲存是不可或缺的一部分，如雙倍速率同步動態(tài)隨機存儲器(Double Data Rate SDRAM，DDR)?，F(xiàn)有DDR芯片的bumps設(shè)計中，大量信號線的連接布線與電源網(wǎng)絡(luò)布線的折中考慮，布線存在非常不友好的問題，在落后工藝下，此問題表現(xiàn)的不夠明顯，但隨著工藝的不斷演進(jìn)，芯片尺寸不斷減小，導(dǎo)致信號與電源布線的沖突問題越來越明顯，封裝布線比較困難。

發(fā)明內(nèi)容

本申請實施例提供一種芯片和電子設(shè)備，可以優(yōu)化封裝布線。

第一方面，本申請實施例提供一種芯片，

包括金屬層，所述金屬層包括第一金屬層，所述第一金屬層包括信號網(wǎng)絡(luò)布線和第一電源網(wǎng)絡(luò)布線，所述信號網(wǎng)絡(luò)布線與所述第一電源網(wǎng)絡(luò)布線不相交；

所述信號網(wǎng)絡(luò)布線包括多條信號線和設(shè)置在所述信號線上的第一bump通孔，所述第一bump通孔設(shè)置在靠近所述第一金屬層的邊緣位置，所述第一bump通孔貫穿所述第一金屬層，用于連接所述第一金屬層和封裝基板的信號線；

所述第一電源網(wǎng)絡(luò)布線包括多條第一電源線和設(shè)置在所述第一電源線上的第二bump通孔，所述第二bump通孔貫穿所述第一金屬層，用于連接所述第一金屬層和封裝基板的電源線。

第二方面，本申請實施例提供了一種電子設(shè)備，包括如上實施例所述的芯片。

本申請實施例提供的芯片和電子設(shè)備，通過在第一金屬層上重新設(shè)計bump通孔的布局，將第一bump通孔設(shè)置在靠近第一金屬層的邊緣位置，這樣封裝基板的信號線可以直接與第一bump通孔連接，其不會出現(xiàn)相關(guān)技術(shù)中由于電源網(wǎng)絡(luò)的bump通孔之間的間距問題，在將封裝基板的信號線與第一bump通孔進(jìn)行連接時，需要將封裝基板的信號線彎折繞過相鄰電源網(wǎng)絡(luò)的bump通孔之間的部分，從而導(dǎo)致封裝基板的信號線的長度增大的問題，因此本申請實施例可以優(yōu)化封裝布線。

附圖說明

為了更清楚地說明本申請實施例中的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請的一些實施例，對于本領(lǐng)域技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為相關(guān)技術(shù)中芯片的布線示意圖。

圖2為相關(guān)技術(shù)中鈍化層的布線示意圖。

圖3為相關(guān)技術(shù)中頂層金屬層的布線示意圖。

圖4為本申請實施例提供的芯片的布線示意圖。

圖5為本申請實施例中第一金屬層的布線示意圖。

圖6為本申請實施例中第二金屬層的布線示意圖。

圖7為本申請實施例提供的芯片的另一布線示意圖。

圖8為本申請實施例中第三金屬層的布線示意圖。