[發明專利]應用于多速率的高線性度的相位插值器及采用其的電路

在審

• 申請號: 202011114656.8
• 申請日: 2020-10-16
• 公開（公告）號: CN112202426A
• 公開（公告）日: 2021-01-08
• 發明（設計）人: 左什;趙建中;周玉梅
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H03K5/135
• 分類號: H03K5/135;H03K5/131;H03L7/099
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 孫蕾

一種相位插值器，包括電流可控的尾電流管、時鐘邊沿斜率與幅度控制單元和插值相位產生單元，其中，電流可控的尾電流管，用于產生隨鎖相環時鐘頻率變化趨勢相同的電流并提供給所述時鐘的邊沿斜率與幅度控制單元；時鐘邊沿斜率與幅度控制單元，用于根據偏置電流值動態調整時鐘信號的邊沿斜率和幅度；插值相位產生單元，輸入信號來源于所述時鐘邊沿斜率與幅度控制單元，用于產生并輸出最終的插值相位。本發明提供了一種應用于多速率的高線性度的相位插值器，通過將低速時鐘的陡峭時鐘邊沿轉化得平緩，同時可將高速時鐘的平緩時鐘邊沿轉化得陡峭，從而實現多速率的高線性度的相位插值功能。

技術領域

本發明涉及集成電路領域，特別涉及到一種用于多速率高速數據傳輸系統中高線性度的相位插值器電路。

背景技術

時鐘數據恢復電路(CDR，clock and data recovery)是高速串行接口電路中接收器(RX，receiver)的關鍵部分。一般有兩種結構：一種是基于鎖相環(PLL，phase lockedloop)的CDR，這種結構的電路依靠壓控振蕩器(VCO，voltage controlled oscillator)來產生數據采樣時鐘；一種是基于數字鎖相環(DPLL，digital phase locked loop)的CDR，依靠數字積分器(DI，digital integrator)和相位插值器(PI，phase interpolator)來代替VCO提供采樣時鐘。

由于一個完整的高速串行接口電路中包含鎖相環、發送器(TX，transmitter)和接收器，使基于DPLL的CDR可以節省掉一個VCO所占的面積和功耗。同時，DPLL中包含的數字濾波器(DLF，digital loop filter)使這種CDR電路的抗PVT(process，voltage andtemperature)變化能力更強，電路魯棒性更好。所以，這種CDR電路相比較基于模擬鎖相環的CDR更加流行。

基于DPLL的CDR電路的性能依賴于PI的線性度，更高的PI線性度意味著更穩定的CDR負反饋環路和更好的頻率容差。對于無論是傳統的電流模邏輯(CML，current modelogic)PI還是傳統的電壓模邏輯(VML，voltage mode logic)PI，為了實現高線性度，輸入的時鐘信號的斜率和幅度必須控制在合理范圍內，所以傳統結構的PI只適用于單速率數據信號傳輸。

因此，亟需一種可以用于多速率的高線性度的相位插值器。

發明內容

有鑒于此，本發明的主要目的在于提供一種應用于多速率的高線性度的相位插值器，以期部分地解決上述技術問題中的至少之一。

為了實現上述目的，作為本發明的一方面，提供了一種相位插值器，包括電流可控的尾電流管、時鐘邊沿斜率與幅度控制單元和插值相位產生單元，其中，

電流可控的尾電流管，用于產生隨鎖相環時鐘頻率變化趨勢相同的電流并提供給所述時鐘的邊沿斜率與幅度控制單元；

時鐘邊沿斜率與幅度控制單元，用于根據偏置電流值動態調整時鐘信號的邊沿斜率和幅度；

插值相位產生單元，輸入信號來源于所述時鐘邊沿斜率與幅度控制單元，用于產生并輸出最終的插值相位。

其中，所述相位插值器為模擬相位插值器。

其中，所述時鐘邊沿斜率與幅度控制單元包括兩組電流模邏輯電路，所述兩組電流模邏輯的偏置電流由所述電流可控的尾電流管提供。

其中，所述時鐘邊沿斜率與幅度控制單元的輸入為相位相差90°的兩對差分時鐘信號。

其中，所述插值相位產生單元采用電流模邏輯的結構，兩組偏置電流由數字碼控制，四個輸入信號由時鐘邊沿斜率與幅度控制單元的四個輸出信號提供。