[發(fā)明專利]具有抗噪性和毛刺事件跟蹤的去抖動電路在審
| 申請?zhí)枺?/td> | 202011112938.4 | 申請日： | 2020-10-16 |
| 公開（公告）號： | CN112688670A | 公開（公告）日： | 2021-04-20 |
| 發(fā)明（設(shè)計）人： | A·巴爾;V·切拉尼 | 申請（專利權(quán)）人： | 意法半導(dǎo)體國際有限公司 |
| 主分類號： | H03K5/1254 | 分類號： | H03K5/1254 |
| 代理公司： | 北京市金杜律師事務(wù)所 11256 | 代理人： | 董莘 |
| 地址： | 瑞士*** | 國省代碼： | 暫無信息 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 具有 抗噪性 毛刺 事件 跟蹤 抖動 電路 | ||
1.一種去抖動電路，包括：
復(fù)位同步器電路，被配置為：
接收輸入信號；
在所述輸入信號中檢測毛刺；以及
響應(yīng)于在所述輸入信號中檢測到所述毛刺，輸出一個或多個復(fù)位同步器信號，所述一個或多個復(fù)位同步器信號具有指示所述毛刺被檢測到的第一復(fù)位同步器狀態(tài)；以及
邏輯電路，被配置為：
接收所述一個或多個復(fù)位同步器信號；
確定所述一個或多個復(fù)位同步器信號處于指示所述毛刺被檢測到的所述第一復(fù)位同步器狀態(tài)；以及
響應(yīng)于確定所述一個或多個復(fù)位同步器信號處于所述第一復(fù)位同步器狀態(tài)，將所述去抖動電路的輸出信號保持處于所述去抖動電路的所述輸出信號的當(dāng)前狀態(tài)。
2.根據(jù)權(quán)利要求1所述的去抖動電路，其中所述復(fù)位同步器電路被配置為：
確定所述輸入信號不包括所述毛刺；以及
響應(yīng)于確定所述輸入信號不包括所述毛刺，
當(dāng)所述輸入信號處于第一狀態(tài)時，輸出具有第二復(fù)位同步器狀態(tài)的所述一個或多個復(fù)位同步器輸出信號，所述第二復(fù)位同步器狀態(tài)指示所述毛刺未被檢測到并且所述輸入信號處于所述第一狀態(tài)；以及
當(dāng)所述輸入信號處于第二狀態(tài)時，輸出具有第三復(fù)位同步器狀態(tài)的所述一個或多個復(fù)位同步器輸出信號，所述第三復(fù)位同步器狀態(tài)指示所述毛刺未被檢測到并且所述輸入信號處于所述第二狀態(tài)。
3.根據(jù)權(quán)利要求2所述的去抖動電路，其中所述邏輯電路被配置為：
確定所述一個或多個復(fù)位同步器輸出信號處于所述第二復(fù)位同步器狀態(tài)；以及
響應(yīng)于確定所述一個或多個復(fù)位同步器輸出信號處于所述第二復(fù)位同步器狀態(tài)，輸出所述去抖動電路的處于所述第一狀態(tài)的所述輸出信號。
4.根據(jù)權(quán)利要求2所述的去抖動電路，其中所述邏輯電路被配置為：
確定所述一個或多個復(fù)位同步器輸出信號處于所述第三復(fù)位同步器狀態(tài)；以及
響應(yīng)于確定所述一個或多個復(fù)位同步器輸出信號處于所述第三復(fù)位同步器狀態(tài)，輸出所述去抖動電路的處于所述第二狀態(tài)的所述輸出信號。
5.根據(jù)權(quán)利要求1所述的去抖動電路，其中所述復(fù)位同步器電路包括：
第一復(fù)位同步器，具有為低電平有效并且被配置為接收所述輸入信號的復(fù)位輸入；以及
第二復(fù)位同步器，具有為高電平有效并且被配置為接收所述輸入信號的復(fù)位輸入。
6.根據(jù)權(quán)利要求5所述的去抖動電路，其中：
所述第一復(fù)位同步器包括被級聯(lián)的第一鎖存器和第二鎖存器，其中所述第一鎖存器和所述第二鎖存器各自具有為低電平有效并且被配置為接收所述輸入信號的復(fù)位輸入；并且
所述第二復(fù)位同步器包括被級聯(lián)的第三鎖存器和第四鎖存器，其中所述第三鎖存器和所述第四鎖存器各自具有為高電平有效并且被配置為接收所述輸入信號的復(fù)位輸入。
7.根據(jù)權(quán)利要求6所述的去抖動電路，其中：
所述第一鎖存器具有被配置為接收第一狀態(tài)的數(shù)據(jù)輸入、被配置為接收時鐘信號的時鐘輸入、以及數(shù)據(jù)輸出；并且
所述第二鎖存器具有與所述第一鎖存器的所述數(shù)據(jù)輸出耦合的數(shù)據(jù)輸入、被配置為接收所述時鐘信號的時鐘輸入、以及被配置為提供所述一個或多個復(fù)位同步器輸出信號中的第一復(fù)位同步器輸出信號的數(shù)據(jù)輸出；
所述第三鎖存器具有被配置為接收所述第一狀態(tài)的數(shù)據(jù)輸入、被配置為接收所述時鐘信號的時鐘輸入、以及數(shù)據(jù)輸出；并且
所述第四鎖存器具有與所述第三鎖存器的所述數(shù)據(jù)輸出耦合的數(shù)據(jù)輸入、被配置為接收所述時鐘信號的時鐘輸入、以及被配置為提供所述一個或多個復(fù)位同步器輸出信號中的第二復(fù)位同步器輸出信號的數(shù)據(jù)輸出。
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